Οδηγός χρήστη για την προσαρμοσμένη ροή FPGA της οικογένειας PolarFire
Libero SoC v2024.2

Εισαγωγή (Κάντε μια ερώτηση)

Το λογισμικό Libero System-on-Chip (SoC) παρέχει ένα πλήρως ενσωματωμένο περιβάλλον σχεδιασμού Field Programmable Gate Array (FPGA). Ωστόσο, ορισμένοι χρήστες μπορεί να θέλουν να χρησιμοποιήσουν εργαλεία σύνθεσης και προσομοίωσης τρίτων κατασκευαστών εκτός του περιβάλλοντος Libero SoC. Το Libero μπορεί πλέον να ενσωματωθεί στο περιβάλλον σχεδιασμού FPGA. Συνιστάται η χρήση του Libero SoC για τη διαχείριση ολόκληρης της ροής σχεδιασμού FPGA.
Αυτός ο οδηγός χρήστη περιγράφει την Προσαρμοσμένη Ροή για συσκευές PolarFire και PolarFire SoC Family, μια διαδικασία ενσωμάτωσης του Libero ως μέρος της ευρύτερης ροής σχεδιασμού FPGA. Υποστηριζόμενες Οικογένειες Συσκευών® Ο παρακάτω πίνακας παραθέτει τις οικογένειες συσκευών που υποστηρίζει το Libero SoC. Ωστόσο, ορισμένες πληροφορίες σε αυτόν τον οδηγό ενδέχεται να ισχύουν μόνο για μια συγκεκριμένη οικογένεια συσκευών. Σε αυτήν την περίπτωση, οι εν λόγω πληροφορίες προσδιορίζονται με σαφήνεια.
Πίνακας 1. Οικογένειες συσκευών που υποστηρίζονται από το Libero SoC

Οικογένεια συσκευών	Περιγραφή
PolarFire®	Τα FPGA της PolarFire προσφέρουν τη χαμηλότερη ισχύ του κλάδου σε πυκνότητες μεσαίου εύρους με εξαιρετική ασφάλεια και αξιοπιστία.
PolarFire SoC	Το PolarFire SoC είναι το πρώτο SoC FPGA με ένα ντετερμινιστικό, συνεκτικό σύμπλεγμα CPU RISC-V και ένα ντετερμινιστικό υποσύστημα μνήμης L2 που επιτρέπει εφαρμογές Linux® και εφαρμογές πραγματικού χρόνου.

Υπερview (Κάντε μια ερώτηση)

Ενώ το Libero SoC παρέχει ένα πλήρως ενσωματωμένο περιβάλλον σχεδιασμού από άκρο σε άκρο για την ανάπτυξη σχεδίων SoC και FPGA, παρέχει επίσης την ευελιξία εκτέλεσης σύνθεσης και προσομοίωσης με εργαλεία τρίτων εκτός του περιβάλλοντος Libero SoC. Ωστόσο, ορισμένα βήματα σχεδιασμού πρέπει να παραμείνουν εντός του περιβάλλοντος Libero SoC.
Ο παρακάτω πίνακας παραθέτει τα κύρια βήματα στη ροή σχεδιασμού FPGA και υποδεικνύει τα βήματα για τα οποία πρέπει να χρησιμοποιηθεί το Libero SoC.
Πίνακας 1-1. Ροή Σχεδίασης FPGA

Βήμα Ροής Σχεδιασμού	Απαραίτητη η χρήση του Λίμπερο	Περιγραφή
Καταχώρηση Σχεδίασης: HDL	Οχι	Χρησιμοποιήστε εργαλείο επεξεργασίας/ελέγχου HDL τρίτου κατασκευαστή εκτός του Libero® SoC, εάν επιθυμείτε.
Καταχώρηση Σχεδίου: Διαμορφωτές	Ναί	Δημιουργήστε το πρώτο έργο Libero για τη δημιουργία βασικών στοιχείων καταλόγου IP.
Αυτόματη δημιουργία περιορισμών PDC/SDC	Οχι	Οι παράγωγοι περιορισμοί χρειάζονται όλα τα HDL files και ένα βοηθητικό πρόγραμμα derive_constraints όταν εκτελείται εκτός του Libero SoC, όπως περιγράφεται στο Παράρτημα Γ—Περιορισμοί Παράγωγης.
Προσομοίωση	Οχι	Χρησιμοποιήστε εργαλείο τρίτου κατασκευαστή εκτός του Libero SoC, εάν επιθυμείτε. Απαιτείται λήψη προμεταγλωττισμένων βιβλιοθηκών προσομοίωσης για τη συσκευή-στόχο, τον προσομοιωτή-στόχο και την έκδοση-στόχο Libero που χρησιμοποιείται για την υλοποίηση στο backend.
Σύνθεση	Οχι	Χρησιμοποιήστε εργαλείο τρίτου κατασκευαστή εκτός του Libero SoC, εάν θέλετε.
Υλοποίηση Σχεδιασμού: Διαχείριση Περιορισμών, Μεταγλώττιση Λίστας Δικτύων, Τοποθέτηση και Δρομολόγηση (βλ. Πάνω)view)	Ναί	Δημιουργήστε ένα δεύτερο έργο Libero για την υλοποίηση στο backend.
Επαλήθευση χρόνου και ισχύος	Ναί	Μείνετε στο δεύτερο έργο Libero.
Ρύθμιση παραμέτρων δεδομένων και μνημών αρχικοποίησης σχεδίασης	Ναί	Χρησιμοποιήστε αυτό το εργαλείο για να διαχειριστείτε διαφορετικούς τύπους μνημών και να αρχικοποιήσετε το σχεδιασμό στη συσκευή. Παραμείνετε στο δεύτερο έργο.
Προγραμματισμός File Παραγωγή	Ναί	Μείνετε στο δεύτερο έργο.

Σημαντικό: Εσείς πρέπει να κατεβάσετε προμεταγλωττισμένες βιβλιοθήκες που είναι διαθέσιμες στο Βιβλιοθήκες προμεταγλωττισμένων προσομοίωσης σελίδα για να χρησιμοποιήσετε έναν προσομοιωτή τρίτου μέρους.
Σε μια καθαρή ροή Fabric FPGA, εισαγάγετε το σχέδιό σας χρησιμοποιώντας HDL ή σχηματική καταχώρηση και περάστε το απευθείας.
στα εργαλεία σύνθεσης. Η ροή εξακολουθεί να υποστηρίζεται. Τα PolarFire και τα PolarFire SoC FPGA έχουν σημαντική
ιδιόκτητα μπλοκ σκληρού IP που απαιτούν τη χρήση πυρήνων διαμόρφωσης (SgCores) από το Libero SoC IP
κατάλογος. Απαιτείται ειδικός χειρισμός για τυχόν μπλοκ που περιλαμβάνουν λειτουργικότητα SoC:

• PolarFire
  – PF_UPROM
  – ΥΠΗΡΕΣΙΕΣ_ΣΥΣΤΗΜΑΤΟΣ_ΠΡΟΣΩΠΟΥ
  – PF_CCC
  – PF CLK DIV
  – PF_CRYPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – Μνήμες RAM (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS, και ούτω καθεξής.

Εκτός από τα προαναφερθέντα SgCores, υπάρχουν πολλά soft IP DirectCore διαθέσιμα για τις οικογένειες συσκευών PolarFire και PolarFire SoC στον κατάλογο Libero SoC που χρησιμοποιούν τους πόρους fabric FPGA.
Για την εισαγωγή σχεδιασμού, εάν χρησιμοποιείτε οποιοδήποτε από τα προηγούμενα στοιχεία, πρέπει να χρησιμοποιήσετε το Libero SoC για ένα μέρος της εισαγωγής σχεδιασμού (Διαμόρφωση Στοιχείου), αλλά μπορείτε να συνεχίσετε την υπόλοιπη εισαγωγή σχεδιασμού σας (εισαγωγή HDL, κ.λπ.) εκτός του Libero. Για να διαχειριστείτε τη ροή σχεδίασης FPGA εκτός του Libero, ακολουθήστε τα βήματα που παρέχονται στο υπόλοιπο αυτού του οδηγού.
1.1 Κύκλος Ζωής Συστατικού (Κάντε μια ερώτηση)
Τα ακόλουθα βήματα περιγράφουν τον κύκλο ζωής ενός στοιχείου SoC και παρέχουν οδηγίες σχετικά με τον τρόπο χειρισμού των δεδομένων.

1. Δημιουργήστε το στοιχείο χρησιμοποιώντας τον διαμορφωτή του στο Libero SoC. Αυτό δημιουργεί τους ακόλουθους τύπους δεδομένων:
   – HDL files
   – Μνήμη files
   – Ερεθίσματα και Προσομοίωση files
   – Στοιχείο SDC file
2. Για HDL files, δημιουργήστε τα και ενσωματώστε τα στην υπόλοιπη σχεδίαση HDL χρησιμοποιώντας το εξωτερικό εργαλείο/διεργασία εισαγωγής σχεδίασης.
3. Μνήμη τροφοδοσίας files και ερέθισμα files στο εργαλείο προσομοίωσής σας.
4. SDC στοιχείου τροφοδοσίας file στο εργαλείο Παράγωγων Περιορισμών για τη Δημιουργία Περιορισμών. Δείτε το Παράρτημα Γ—Παραγωγή Περιορισμών για περισσότερες λεπτομέρειες.
5. Πρέπει να δημιουργήσετε ένα δεύτερο έργο Libero, όπου θα εισαγάγετε τη λίστα netlist μετά τη Σύνθεση και τα μεταδεδομένα των στοιχείων σας, ολοκληρώνοντας έτσι τη σύνδεση μεταξύ αυτού που δημιουργήσατε και αυτού που προγραμματίζετε.

1.2 Δημιουργία έργου Libero SoC (Κάντε μια ερώτηση)
Ορισμένα βήματα σχεδιασμού πρέπει να εκτελεστούν μέσα στο περιβάλλον Libero SoC (Πίνακας 1-1). Για να εκτελεστούν αυτά τα βήματα, πρέπει να δημιουργήσετε δύο έργα Libero SoC. Το πρώτο έργο χρησιμοποιείται για τη διαμόρφωση και τη δημιουργία στοιχείων σχεδιασμού και το δεύτερο έργο αφορά τη φυσική υλοποίηση του σχεδιασμού ανώτατου επιπέδου.
1.3 Προσαρμοσμένη Ροή (Κάντε μια ερώτηση)
Το ακόλουθο σχήμα δείχνει:

• Το Libero SoC μπορεί να ενσωματωθεί ως μέρος της ευρύτερης ροής σχεδιασμού FPGA με τα εργαλεία σύνθεσης και προσομοίωσης τρίτων κατασκευαστών εκτός του περιβάλλοντος Libero SoC.
• Διάφορα βήματα που εμπλέκονται στη ροή, ξεκινώντας από τη δημιουργία σχεδίου και τη ραφή μέχρι τον προγραμματισμό της συσκευής.
• Η ανταλλαγή δεδομένων (είσοδοι και έξοδοι) που πρέπει να πραγματοποιείται σε κάθε βήμα ροής σχεδιασμού.

Ακρο:

1. SNVM.cfg, UPROM.cfg
2. *.mem file Δημιουργία για Προσομοίωση: Το pa4rtupromgen.exe λαμβάνει το UPROM.cfg ως είσοδο και δημιουργεί το UPROM.mem.

Τα παρακάτω είναι τα βήματα στην προσαρμοσμένη ροή:

1. Διαμόρφωση και δημιουργία στοιχείων:
   α. Δημιουργήστε ένα πρώτο έργο Libero (για να χρησιμεύσει ως Έργο Αναφοράς).
   β. Επιλέξτε τον Πυρήνα από τον Κατάλογο. Κάντε διπλό κλικ στον πυρήνα για να του δώσετε ένα όνομα στοιχείου και να διαμορφώσετε το στοιχείο.
   Αυτό εξάγει αυτόματα δεδομένα στοιχείων και fileς. Δημιουργείται επίσης ένα μανιφέστο στοιχείων. Ανατρέξτε στα μανιφέστα στοιχείων για λεπτομέρειες. Για περισσότερες λεπτομέρειες, ανατρέξτε στην ενότητα Ρύθμιση παραμέτρων στοιχείων.
2. Ολοκληρώστε το σχεδιασμό σας RTL εκτός του Libero:
   α. Δημιουργήστε το στοιχείο HDL files.
   β. Η θέση της HDL fileΤο s παρατίθεται στα Manifests των Στοιχείων files.
3. Δημιουργήστε περιορισμούς SDC για τα στοιχεία. Χρησιμοποιήστε το βοηθητικό πρόγραμμα Derive Constraints για να δημιουργήσετε τον περιορισμό χρονισμού. file(SDC) με βάση:
   α. Συστατικό HDL files
   β. Στοιχείο SDC files
   γ. HDL χρήστη files
   Για περισσότερες λεπτομέρειες, βλ. Παράρτημα Γ—Παραγωγή Περιορισμών.
4. Εργαλείο σύνθεσης/εργαλείο προσομοίωσης:
   α. Λάβετε HDL files, ερέθισμα files, και δεδομένα στοιχείων από τις συγκεκριμένες τοποθεσίες, όπως σημειώνεται στα Δελτία Τύπου Στοιχείων.
   β. Συνθέστε και προσομοιώστε το σχέδιο με εργαλεία τρίτων εκτός του Libero SoC.
5. Δημιουργήστε το δεύτερο έργο Libero (Υλοποίησης).
6. Αφαίρεση σύνθεσης από την αλυσίδα εργαλείων ροής σχεδίασης (Έργο > Ρυθμίσεις έργου > Ροή σχεδίασης > καταργήστε την επιλογή του πλαισίου ελέγχου Ενεργοποίηση σύνθεσης).
7. Εισαγωγή του πηγαίου κώδικα σχεδίασης files (λίστα δικτύου *.vm μετά τη σύνθεση από το εργαλείο σύνθεσης):
   – Εισαγωγή λίστας δικτύου *.vm μετά τη σύνθεση (File>Εισαγωγή> Συνθετοποιημένη λίστα δικτύου Verilog (VM)).
   – Μεταδεδομένα στοιχείου *.cfg files για uPROM ή/και sNVM.
8. Εισαγάγετε οποιοδήποτε στοιχείο μπλοκ Libero SoC fileσ. Το μπλοκ fileΤο s πρέπει να βρίσκεται στο αρχείο *.cxz file σχήμα και διάταξις βιβλίου.
   Για περισσότερες πληροφορίες σχετικά με τον τρόπο δημιουργίας ενός μπλοκ, βλ. Οδηγός χρήστη για το PolarFire Block Flow.
9. Εισαγάγετε τους περιορισμούς σχεδίασης:
   – Περιορισμός εισαγωγής εισόδου/εξόδου files (Διαχειριστής Περιορισμών > Χαρακτηριστικά I/O > Εισαγωγή).
   – Εισαγωγή κάτοψης *.pdc files (Διαχειριστής Περιορισμών > Σχεδιασμός Ορόφων > Εισαγωγή).
   – Περιορισμός χρονισμού εισαγωγής *.sdc files (Διαχειριστής Περιορισμών > Χρονισμός >Εισαγωγή). Εισαγάγετε το SDC file δημιουργείται μέσω του εργαλείου Derive Constraint.
   – Εισαγωγή περιορισμού *.ndc files (Διαχειριστής Περιορισμών > Χαρακτηριστικά Netlist > Εισαγωγή), εάν υπάρχει.
10. Περιορισμός file και συσχέτιση εργαλείων
    – Στον Διαχειριστή Περιορισμών, συσχετίστε το αρχείο *.pdc files για την τοποθέτηση και τη δρομολόγηση, το αρχείο *.sdc files για την τοποθέτηση, τη δρομολόγηση και τις επαληθεύσεις χρονισμού, και το αρχείο *.ndc files για τη μεταγλώττιση της λίστας δικτύου.
11. Πλήρης υλοποίηση σχεδιασμού
    – Τοποθέτηση και δρομολόγηση, επαλήθευση χρονισμού και ισχύος, διαμόρφωση δεδομένων και μνημών αρχικοποίησης σχεδιασμού και προγραμματισμός file παραγωγή.
12. Επικυρώστε το σχέδιο
    – Επικυρώστε το σχεδιασμό σε FPGA και εντοπίστε σφάλματα όπως απαιτείται χρησιμοποιώντας τα εργαλεία σχεδιασμού που παρέχονται με τη σουίτα σχεδιασμού Libero SoC.

Ρύθμιση παραμέτρων στοιχείου (Κάντε μια ερώτηση)

Το πρώτο βήμα στην προσαρμοσμένη ροή είναι να διαμορφώσετε τα στοιχεία σας χρησιμοποιώντας ένα έργο αναφοράς Libero (που ονομάζεται επίσης πρώτο έργο Libero στον Πίνακα 1-1). Στα επόμενα βήματα, χρησιμοποιείτε δεδομένα από αυτό το έργο αναφοράς.
Εάν χρησιμοποιείτε κάποια από τα στοιχεία που αναφέρονται παραπάνω, στην ενότητα Πάνωview στο σχέδιό σας, εκτελέστε τα βήματα που περιγράφονται σε αυτήν την ενότητα.
Εάν δεν χρησιμοποιείτε κανένα από τα παραπάνω στοιχεία, μπορείτε να γράψετε την RTL σας εκτός του Libero και να την εισαγάγετε απευθείας στα εργαλεία Σύνθεσης και Προσομοίωσης. Στη συνέχεια, μπορείτε να προχωρήσετε στην ενότητα μετά τη σύνθεση και να εισαγάγετε μόνο τη λίστα δικτύου μετά τη σύνθεση *.vm στο τελικό έργο υλοποίησης Libero (που ονομάζεται επίσης δεύτερο έργο Libero στον Πίνακα 1-1).
2.1 Ρύθμιση παραμέτρων στοιχείων χρησιμοποιώντας το Libero (Κάντε μια ερώτηση)
Αφού επιλέξετε τα στοιχεία που πρέπει να χρησιμοποιηθούν από την προηγούμενη λίστα, εκτελέστε τα ακόλουθα βήματα:

1. Δημιουργήστε ένα νέο έργο Libero (Βασική διαμόρφωση και δημιουργία): Επιλέξτε τη Συσκευή και την Οικογένεια στην οποία στοχεύετε τον τελικό σας σχεδιασμό.
2. Χρησιμοποιήστε έναν ή περισσότερους από τους πυρήνες που αναφέρονται στην Προσαρμοσμένη Ροή.
   α. Δημιουργήστε ένα SmartDesign και διαμορφώστε τον επιθυμητό πυρήνα και δημιουργήστε τον στο στοιχείο SmartDesign.
   β. Προαγωγή όλων των pins στο ανώτερο επίπεδο.
   γ. Δημιουργήστε το SmartDesign.
   δ. Κάντε διπλό κλικ στο εργαλείο Προσομοίωσης (οποιαδήποτε από τις επιλογές Προ-Σύνθεσης ή Μετα-Σύνθεσης ή Μετα-Διάταξης) για να ενεργοποιήσετε τον προσομοιωτή. Μπορείτε να τερματίσετε τον προσομοιωτή αφού ενεργοποιηθεί. Αυτό το βήμα δημιουργεί την προσομοίωση. fileείναι απαραίτητο για το έργο σας.

Συμβουλή: Εσύ Πρέπει να εκτελέσετε αυτό το βήμα εάν θέλετε να προσομοιώσετε το σχέδιό σας εκτός του Libero.
Για περισσότερες πληροφορίες, ανατρέξτε στην ενότητα Προσομοίωση του Σχεδίου σας.
ε. Αποθηκεύστε το έργο σας—αυτό είναι το έργο αναφοράς σας.
2.2 Δηλώσεις Στοιχείων (Κάντε μια ερώτηση)
Όταν δημιουργείτε τα στοιχεία σας, ένα σύνολο από fileΤο s δημιουργείται για κάθε στοιχείο. Η αναφορά Manifest Στοιχείων περιγράφει λεπτομερώς το σύνολο των fileδημιουργούνται και χρησιμοποιούνται σε κάθε επόμενο βήμα (Σύνθεση, Προσομοίωση, Δημιουργία Υλικολογισμικού, κ.ο.κ.). Αυτή η αναφορά σας δίνει τις τοποθεσίες όλων των δημιουργημένων files που απαιτούνται για να προχωρήσετε με την Προσαρμοσμένη Ροή. Μπορείτε να αποκτήσετε πρόσβαση στο μανιφέστο στοιχείων στην περιοχή Αναφορές: Κάντε κλικ στην επιλογή Σχεδίαση > Αναφορές για να ανοίξετε την καρτέλα Αναφορές. Στην καρτέλα Αναφορές, βλέπετε ένα σύνολο manifest.txt files (Πάνω απόview), ένα για κάθε στοιχείο που δημιουργήσατε.
Συμβουλή: Πρέπει να ορίσετε ένα στοιχείο ή μια ενότητα ως '"root"' για να δείτε το μανιφέστο του στοιχείου file περιεχόμενα στην καρτέλα Αναφορές.
Εναλλακτικά, μπορείτε να αποκτήσετε πρόσβαση στην αναφορά μεμονωμένων δηλώσεων files για κάθε βασικό στοιχείο που δημιουργείται ή στοιχείο SmartDesign από /συστατικό/εργασία/ / / _manifest.txt ή /συστατικό/εργασία/ / _manifest.txt. Μπορείτε επίσης να αποκτήσετε πρόσβαση στο μανιφέστο file περιεχόμενα κάθε στοιχείου που δημιουργείται από τη νέα καρτέλα Στοιχεία στο Libero, όπου το file Οι τοποθεσίες αναφέρονται σε σχέση με τον κατάλογο του έργου.Εστιάστε στις ακόλουθες αναφορές Manifest Component:

• Εάν έχετε δημιουργήσει πυρήνες σε ένα SmartDesign, διαβάστε το file _manifest.txt.
• Εάν δημιουργήσατε στοιχεία για πυρήνες, διαβάστε το _manifest.txt.

Πρέπει να χρησιμοποιήσετε όλες τις αναφορές Manifests Στοιχείων που ισχύουν για το σχέδιό σας. Για παράδειγμαampδηλαδή, εάν το έργο σας έχει ένα SmartDesign με ένα ή περισσότερα βασικά στοιχεία ενσωματωμένα σε αυτό και σκοπεύετε να τα χρησιμοποιήσετε όλα στο τελικό σας σχέδιο, τότε πρέπει να επιλέξετε fileπου αναφέρονται στις αναφορές Δηλώσεων Στοιχείων όλων αυτών των στοιχείων για χρήση στη ροή σχεδιασμού σας.
2.3 Ερμηνεία Μανιφέστου Files (Κάντε μια ερώτηση)
Όταν ανοίγετε ένα μανιφέστο στοιχείων file, βλέπετε μονοπάτια προς files στο έργο Libero σας και υποδείξεις για το πού στη ροή σχεδιασμού θα τα χρησιμοποιήσετε. Ενδέχεται να δείτε τους ακόλουθους τύπους files σε ένα μανιφέστο file:

• Πηγή HDL files για όλα τα εργαλεία Σύνθεσης και Προσομοίωσης
• Κίνητρο files για όλα τα εργαλεία προσομοίωσης
• Περιορισμός files

Ακολουθεί το μανιφέστο στοιχείων ενός βασικού στοιχείου του PolarFire.Κάθε τύπος file είναι απαραίτητο κατάντη στη ροή σχεδιασμού σας. Οι ακόλουθες ενότητες περιγράφουν την ενσωμάτωση του files από το μανιφέστο στη ροή σχεδιασμού σας.

Δημιουργία Περιορισμών (Κάντε μια ερώτηση)

Κατά την εκτέλεση της διαμόρφωσης και της δημιουργίας, βεβαιωθείτε ότι έχετε γράψει/δημιουργήσει τον περιορισμό SDC/PDC/NDC. files για τον σχεδιασμό, ώστε να τα περάσει στα εργαλεία Σύνθεσης, Τοποθέτησης και Δρομολόγησης και Επαλήθευσης Χρονισμού.
Χρησιμοποιήστε το βοηθητικό πρόγραμμα Derive Constraints εκτός του περιβάλλοντος Libero για να δημιουργήσετε περιορισμούς αντί να τους γράψετε χειροκίνητα. Για να χρησιμοποιήσετε το βοηθητικό πρόγραμμα Derive Constraint εκτός του περιβάλλοντος Libero, πρέπει:

• Περιορισμός HDL παρόχου χρήστη, HDL στοιχείου και SDC στοιχείου files
• Καθορίστε την ενότητα ανώτατου επιπέδου
• Καθορίστε τη θέση όπου θα δημιουργηθεί ο παράγωγος περιορισμός files

Οι περιορισμοί των στοιχείων SDC είναι διαθέσιμοι στο /συστατικό/εργασία/ / / μετά τη διαμόρφωση και τη δημιουργία του στοιχείου.
Για περισσότερες λεπτομέρειες σχετικά με τον τρόπο δημιουργίας περιορισμών για το σχέδιό σας, ανατρέξτε στο Παράρτημα Γ—Παραγωγή Περιορισμών.

Σύνθεση του Σχεδίου σας (Κάντε μια ερώτηση)

Ένα από τα κύρια χαρακτηριστικά της Προσαρμοσμένης Ροής είναι ότι σας επιτρέπει να χρησιμοποιήσετε μια σύνθεση τρίτου μέρους
εργαλείο εκτός του Libero. Η προσαρμοσμένη ροή υποστηρίζει τη χρήση του Synopsys SynplifyPro. Για να συνθέσετε το δικό σας
έργο, χρησιμοποιήστε την ακόλουθη διαδικασία:

1. Δημιουργήστε ένα νέο έργο στο εργαλείο Σύνθεσης, στοχεύοντας στην ίδια οικογένεια συσκευών, μήτρα και πακέτο με το έργο Libero που δημιουργήσατε.
   α. Εισαγάγετε το δικό σας RTL fileόπως κάνεις συνήθως.
   β. Ορίστε την έξοδο Σύνθεσης σε Structural Verilog (.vm).
   Συμβουλή: Δομικά Η Verilog (.vm) είναι η μόνη υποστηριζόμενη μορφή εξόδου σύνθεσης στο PolarFire.
2. Εισαγωγή στοιχείου HDL files στο έργο Σύνθεσης:
   α. Για κάθε Αναφορά Μανιφέστων Στοιχείων: Για κάθε file υπό πηγή HDL files για όλα τα εργαλεία Σύνθεσης και Προσομοίωσης, εισαγάγετε το file στο Έργο Σύνθεσης σας.
3. Εισαγάγετε το file polarfire_syn_comps.v (αν χρησιμοποιείτε το Synopsys Synplify) από
   Τοποθεσία εγκατάστασης>/data/aPA5M στο έργο Synthesis.
4. Εισαγάγετε το SDC που δημιουργήθηκε προηγουμένως file μέσω του εργαλείου Παράγωγου Περιορισμού (βλ. Παράρτημα)
   ΩΣamp(le SDC Constraints) στο εργαλείο Σύνθεσης. Αυτός ο περιορισμός file περιορίζει το εργαλείο σύνθεσης ώστε να επιτυγχάνει κλείσιμο χρονισμού με λιγότερη προσπάθεια και λιγότερες επαναλήψεις σχεδιασμού.

Σπουδαίος: 

• Αν σκοπεύετε να χρησιμοποιήσετε το ίδιο αρχείο *.sdc file Για να περιορίσετε το Place-and-Route κατά τη φάση υλοποίησης του σχεδιασμού, πρέπει να εισαγάγετε αυτό το *.sdc στο έργο σύνθεσης. Αυτό γίνεται για να διασφαλιστεί ότι δεν υπάρχουν αναντιστοιχίες ονόματος αντικειμένου σχεδίασης στη συνθετική λίστα δικτύου και στους περιορισμούς Place-and-Route κατά τη φάση υλοποίησης της διαδικασίας σχεδιασμού. Εάν δεν συμπεριλάβετε αυτό το *.sdc file Στο βήμα Σύνθεσης, η λίστα δικτύου που δημιουργείται από τη Σύνθεση ενδέχεται να αποτύχει στο βήμα Τοποθέτηση και Δρομολόγηση λόγω αναντιστοιχιών ονομάτων αντικειμένων σχεδίασης.
  α. Εισαγάγετε τα χαρακτηριστικά Netlist *.ndc, εάν υπάρχουν, στο εργαλείο Σύνθεσης.
  β. Εκτέλεση Σύνθεσης.
• Η τοποθεσία της εξόδου του εργαλείου Σύνθεσης έχει τη λίστα δικτύου *.vm file δημιουργήθηκε μετά τη Σύνθεση. Πρέπει να εισαγάγετε τη λίστα δικτύου στο Έργο Υλοποίησης Libero για να συνεχίσετε με τη διαδικασία σχεδιασμού.

Προσομοίωση του Σχεδίου σας (Κάντε μια ερώτηση)

Για να προσομοιώσετε το σχέδιό σας εκτός του Libero (δηλαδή, χρησιμοποιώντας το δικό σας περιβάλλον προσομοίωσης και προσομοιωτή), εκτελέστε τα ακόλουθα βήματα:

1. Σχέδιο Files:
   α. Προσομοίωση πριν από τη σύνθεση:
   • Εισαγάγετε την RTL σας στο έργο προσομοίωσης.
   • Για κάθε Αναφορά Μανιφέστων Στοιχείων.
   – Εισαγωγή καθενός file υπό πηγή HDL files για όλα τα εργαλεία Σύνθεσης και Προσομοίωσης στο έργο προσομοίωσής σας.
   • Συγκεντρώστε αυτά fileσύμφωνα με τις οδηγίες του προσομοιωτή σας.
   β. Προσομοίωση μετά τη σύνθεση:
   • Εισαγάγετε τη λίστα netlist μετά τη σύνθεση *.vm (που δημιουργήθηκε στο Synthesizing Your Design) στο έργο προσομοίωσης και μεταγλωττίστε την.
   γ. Προσομοίωση μετά τη διάταξη:
   • Αρχικά, ολοκληρώστε την υλοποίηση του σχεδίου σας (βλ. Υλοποίηση του σχεδίου σας). Βεβαιωθείτε ότι το τελικό έργο Libero βρίσκεται σε κατάσταση μετά τη διάταξη.
   • Κάντε διπλό κλικ στο Δημιουργία BackAnnotated Files στο παράθυρο Libero Design Flow. Δημιουργεί δύο files:
   /σχεδιαστής/ / _ba.v/vhd /σχεδιαστής/
   / _ba.sdf
   • Εισαγάγετε και τα δύο files στο εργαλείο προσομοίωσης.
2. Ερεθίσματα και Διαμόρφωση files:
   α. Για κάθε Αναφορά Μανιφέστων Στοιχείων:
   • Αντιγραφή όλων files υπό το ερέθισμα Files για όλες τις ενότητες των Εργαλείων Προσομοίωσης στον ριζικό κατάλογο του έργου Προσομοίωσής σας.
   β. Βεβαιωθείτε ότι οποιοδήποτε Tcl fileΤα s στις προηγούμενες λίστες (στο βήμα 2.a) εκτελούνται πρώτα, πριν από την έναρξη της προσομοίωσης.
   γ. UPROM.mem: Εάν χρησιμοποιείτε τον πυρήνα UPROM στο σχέδιό σας με ενεργοποιημένη την επιλογή Χρήση περιεχομένου για προσομοίωση για έναν ή περισσότερους πελάτες αποθήκευσης δεδομένων που θέλετε να προσομοιώσετε, πρέπει να χρησιμοποιήσετε το εκτελέσιμο αρχείο pa4rtupromgen (pa4rtupromgen.exe στα Windows) για να δημιουργήσετε το UPROM.mem. fileΤο εκτελέσιμο αρχείο pa4rtupromgen λαμβάνει το αρχείο UPROM.cfg file ως είσοδοι μέσω ενός σεναρίου Tcl file και εξάγει το αρχείο UPROM.mem file απαιτείται για προσομοιώσεις. Αυτό το UPROM.mem file πρέπει να αντιγραφεί στον φάκελο προσομοίωσης πριν από την εκτέλεση της προσομοίωσης. Ένα παράδειγμαampΤο αρχείο που δείχνει τη χρήση του εκτελέσιμου αρχείου pa4rtupromgen παρέχεται στα ακόλουθα βήματα. Το αρχείο UPROM.cfg file είναι διαθέσιμο στον κατάλογο /συστατικό/εργασία/ / στο έργο Libero που χρησιμοποιήσατε για τη δημιουργία του στοιχείου UPROM.
   δ. snvm.mem: Εάν χρησιμοποιείτε τον πυρήνα των Υπηρεσιών Συστήματος στο σχεδιασμό σας και έχετε διαμορφώσει την καρτέλα sNVM στον πυρήνα με την επιλογή Χρήση περιεχομένου για προσομοίωση ενεργοποιημένη για έναν ή περισσότερους πελάτες που θέλετε να προσομοιώσετε, ένα αρχείο snvm.mem file δημιουργείται αυτόματα σε
   ο κατάλογος /συστατικό/εργασία/ / στο έργο Libero που χρησιμοποιήσατε για να δημιουργήσετε το στοιχείο System Services. Αυτό το αρχείο snvm.mem file πρέπει να αντιγραφεί στον φάκελο προσομοίωσης πριν από την εκτέλεση της προσομοίωσης.
3. Δημιουργήστε έναν φάκελο εργασίας και έναν υποφάκελο με το όνομα simulation κάτω από τον φάκελο εργασίας.
   Το εκτελέσιμο αρχείο pa4rtupromgen αναμένει την παρουσία του υποφακέλου προσομοίωσης στον φάκελο εργασίας και το σενάριο *.tcl τοποθετείται στον υποφάκελο προσομοίωσης.
4. Αντιγράψτε το αρχείο UPROM.cfg file από το πρώτο έργο Libero που δημιουργήθηκε για τη δημιουργία στοιχείων στον φάκελο εργασίας.
5. Επικολλήστε τις ακόλουθες εντολές σε ένα σενάριο *.tcl και τοποθετήστε το στον φάκελο προσομοίωσης που δημιουργήθηκε στο βήμα 3.
   Sample *.tcl για συσκευές PolarFire και PolarFire Soc Family για τη δημιουργία του URPOM.mem file
   από το UPROM.cfg
   set_device -οικογένεια -καλούπι -συσκευασία
   set_input_cfg -διαδρομή
   set_sim_mem -διαδρομήFile/UPROM.mem>
   gen_sim -use_init ψευδές
   Για το σωστό εσωτερικό όνομα που πρέπει να χρησιμοποιήσετε για τη μήτρα και τη συσκευασία, ανατρέξτε στο αρχείο *.prjx file του πρώτου έργου Libero (που χρησιμοποιήθηκε για τη δημιουργία στοιχείων).
   Το όρισμα use_init πρέπει να οριστεί σε false.
   Χρησιμοποιήστε την εντολή set_sim_mem για να καθορίσετε τη διαδρομή προς την έξοδο file UPROM.mem δηλαδή
   δημιουργείται κατά την εκτέλεση του σεναρίου file με το εκτελέσιμο αρχείο pa4rtupromgen.
6. Στη γραμμή εντολών ή στο τερματικό cygwin, μεταβείτε στον κατάλογο εργασίας που δημιουργήθηκε στο βήμα 3.
   Εκτελέστε την εντολή pa4rtupromgen με την επιλογή the–script και μεταβιβάστε σε αυτήν το σενάριο *.tcl που δημιουργήθηκε στο προηγούμενο βήμα.
   Για Windows
   /designer/bin/pa4rtupromgen.exe \
   –σενάριο./προσομοίωση/ .tcl
   Για Linux:
   /bin/pa4rtupromgen
   –σενάριο./προσομοίωση/ .tcl
7. Μετά την επιτυχή εκτέλεση του εκτελέσιμου αρχείου pa4rtupromgen, ελέγξτε ότι το UPROM.mem file δημιουργείται στη θέση που καθορίζεται στην εντολή set_sim_mem στο σενάριο *.tcl.
8. Για να προσομοιώσετε το sNVM, αντιγράψτε το αρχείο snvm.mem. file από το πρώτο σας έργο Libero (που χρησιμοποιείται για τη διαμόρφωση στοιχείων) στον φάκελο προσομοίωσης ανώτατου επιπέδου του έργου προσομοίωσής σας για να εκτελέσετε την προσομοίωση (εκτός του Libero SoC). Για να προσομοιώσετε τα περιεχόμενα της UPROM, αντιγράψτε το δημιουργημένο αρχείο UPROM.mem. file στον φάκελο προσομοίωσης ανώτατου επιπέδου του έργου προσομοίωσής σας για να εκτελέσετε την προσομοίωση (εκτός του Libero SoC).

Σημαντικό: Προς Για να προσομοιώσετε τη λειτουργικότητα των στοιχείων SoC, κατεβάστε τις προμεταγλωττισμένες βιβλιοθήκες προσομοίωσης PolarFire και εισαγάγετέ τες στο περιβάλλον προσομοίωσής σας όπως περιγράφεται εδώ. Για περισσότερες λεπτομέρειες, ανατρέξτε στο Παράρτημα Β—Εισαγωγή βιβλιοθηκών προσομοίωσης στο περιβάλλον προσομοίωσης.

Υλοποίηση του Σχεδίου σας (Κάντε μια ερώτηση)

Αφού ολοκληρώσετε την προσομοίωση Σύνθεσης και Μετα-Σύνθεσης στο περιβάλλον σας, πρέπει να χρησιμοποιήσετε ξανά το Libero για να εφαρμόσετε φυσικά το σχέδιό σας, να εκτελέσετε ανάλυση χρονισμού και ισχύος και να δημιουργήσετε τον προγραμματισμό σας. file.

1. Δημιουργήστε ένα νέο έργο Libero για τη φυσική υλοποίηση και τη διάταξη του σχεδιασμού. Βεβαιωθείτε ότι στοχεύετε την ίδια συσκευή όπως στο έργο αναφοράς που δημιουργήσατε στη Διαμόρφωση Στοιχείων.
2. Μετά τη δημιουργία του έργου, καταργήστε τη Σύνθεση από την αλυσίδα εργαλείων στο παράθυρο Ροή Σχεδίασης (Έργο > Ρυθμίσεις Έργου > Ροή Σχεδίασης > Αποεπιλέξτε την Ενεργοποίηση Σύνθεσης).
3.  Εισαγάγετε το αρχείο *.vm μετά τη σύνθεση file σε αυτό το έργο, (File > Εισαγωγή > Συνθετοποιημένη λίστα δικτύου Verilog (VM)).
   Συμβουλή: Συνιστάται να δημιουργήσετε έναν σύνδεσμο προς αυτό file, έτσι ώστε εάν ανασυνθέσετε το σχέδιό σας, το Libero να χρησιμοποιεί πάντα την πιο πρόσφατη λίστα netlist μετά τη σύνθεση.
   α. Στο παράθυρο Ιεραρχία Σχεδίασης, σημειώστε το όνομα της ριζικής ενότητας.
4. Εισαγάγετε τους περιορισμούς στο έργο Libero. Χρησιμοποιήστε τη Διαχείριση Περιορισμών για να εισαγάγετε περιορισμούς *.pdc/*.sdc/*.ndc.
   α. Περιορισμός εισαγωγής εισόδου/εξόδου *.pdc files (Διαχειριστής Περιορισμών > Χαρακτηριστικά Εισόδου/Εξόδου >Εισαγωγή).
   β. Εισαγωγή περιορισμού *.pdc για την κάτοψη files (Διαχειριστής Περιορισμών > Σχεδιαστής Ορόφων > Εισαγωγή).
   γ. Περιορισμός χρονισμού εισαγωγής *.sdc files (Διαχειριστής Περιορισμών > Χρονισμός > Εισαγωγή). Εάν το σχέδιό σας έχει οποιονδήποτε από τους πυρήνες που αναφέρονται στο Overview, βεβαιωθείτε ότι έχετε εισαγάγει το SDC file δημιουργείται μέσω του εργαλείου περιορισμού παράγωγης.
   δ. Εισαγωγή περιορισμού *.ndc files (Διαχειριστής Περιορισμών > Χαρακτηριστικά Λίστας Δικτύων > Εισαγωγή).
5. Περιορισμοί Συνεργατών Files για να σχεδιάσετε εργαλεία.
   α. Άνοιγμα Διαχείρισης Περιορισμών (Διαχείριση Περιορισμών > Άνοιγμα Διαχείρισης Περιορισμών View).
   Επιλέξτε το πλαίσιο ελέγχου Επαλήθευση θέσης και διαδρομής και χρονισμού δίπλα στον περιορισμό file να θεσπίσει περιορισμό file και συσχέτιση εργαλείου. Συσχετίστε τον περιορισμό *.pdc με το Place-andRoute και το *.sdc τόσο με το Place-and-Route όσο και με το Timing Verification. Συσχετίστε το *.ndc file για τη μεταγλώττιση της λίστας δικτύου.
   Συμβουλή: Εάν Η λειτουργία Place and Route αποτυγχάνει με αυτόν τον περιορισμό *.sdc file, στη συνέχεια, εισαγάγετε το ίδιο αρχείο *.sdc file στη σύνθεση και στην επανάληψη της σύνθεσης.
6. Κάντε κλικ στην επιλογή Compile Netlist (Μεταγλώττιση λίστας δικτύου) και, στη συνέχεια, στην επιλογή Place and Route (Τοποθέτηση και δρομολόγηση) για να ολοκληρώσετε το βήμα διάταξης.
7. Το εργαλείο Ρύθμιση παραμέτρων δεδομένων και μνημών αρχικοποίησης σχεδίασης σάς επιτρέπει να αρχικοποιήσετε μπλοκ σχεδίασης, όπως LSRAM, µSRAM, XCVR (πομποδέκτες) και PCIe χρησιμοποιώντας δεδομένα που είναι αποθηκευμένα σε μη πτητική µPROM, sNVM ή εξωτερική μνήμη αποθήκευσης SPI Flash. Το εργαλείο διαθέτει τις ακόλουθες καρτέλες για τον ορισμό της προδιαγραφής της ακολουθίας αρχικοποίησης σχεδίασης, της προδιαγραφής των πελατών αρχικοποίησης, των πελατών δεδομένων χρήστη.
   – Καρτέλα Αρχικοποίηση σχεδίασης
   – καρτέλα µPROM
   – καρτέλα sNVM
   – Καρτέλα SPI Flash
   – Καρτέλα Fabric RAM
   Χρησιμοποιήστε τις καρτέλες στο εργαλείο για να διαμορφώσετε τα δεδομένα αρχικοποίησης σχεδίασης και τις μνήμες.Αφού ολοκληρώσετε τη διαμόρφωση, εκτελέστε τα ακόλουθα βήματα για να προγραμματίσετε τα δεδομένα αρχικοποίησης:
   • Δημιουργία προγραμμάτων-πελατών αρχικοποίησης
   • Δημιουργία ή εξαγωγή του bitstream
   • Προγραμματίστε τη συσκευή
   Για λεπτομερείς πληροφορίες σχετικά με τον τρόπο χρήσης αυτού του εργαλείου, ανατρέξτε στον Οδηγό χρήστη Libero SoC Design Flow. Για περισσότερες πληροφορίες σχετικά με τις εντολές Tcl που χρησιμοποιούνται για τη διαμόρφωση διαφόρων καρτελών στο εργαλείο και τον καθορισμό της διαμόρφωσης μνήμης files (*.cfg), βλ. Οδηγός αναφοράς εντολών Tcl.
8. Δημιουργήστε έναν Προγραμματισμό File από αυτό το έργο και χρησιμοποιήστε το για να προγραμματίσετε το FPGA σας.

Παράρτημα Α—ΣampΟι περιορισμοί SDC (Κάντε μια ερώτηση

Το Libero SoC δημιουργεί περιορισμούς χρονισμού SDC για ορισμένους πυρήνες IP, όπως CCC, OSC, Transceiver κ.ο.κ. Η μεταβίβαση των περιορισμών SDC σε εργαλεία σχεδιασμού αυξάνει την πιθανότητα επίτευξης του χρονικού κλεισίματος με λιγότερη προσπάθεια και λιγότερες επαναλήψεις σχεδιασμού. Η πλήρης ιεραρχική διαδρομή από την παρουσία ανώτατου επιπέδου δίνεται για όλα τα αντικείμενα σχεδιασμού που αναφέρονται στους περιορισμούς.
7.1 Περιορισμοί Χρονισμού SDC (Κάντε μια ερώτηση)
Στο βασικό έργο αναφοράς Libero IP, αυτός ο περιορισμός SDC ανώτατου επιπέδου file είναι διαθέσιμο από τον Διαχειριστή Περιορισμών (Ροή Σχεδίασης > Άνοιγμα Διαχείρισης Περιορισμών View >Χρονισμός > Παράγω Περιορισμούς).
Σημαντικό: Βλ. αυτό file για να ορίσετε τους περιορισμούς SDC εάν ο σχεδιασμός σας περιέχει CCC, OSC, Πομποδέκτη και άλλα στοιχεία. Τροποποιήστε την πλήρη ιεραρχική διαδρομή, εάν είναι απαραίτητο, ώστε να ταιριάζει με την ιεραρχία σχεδιασμού σας ή χρησιμοποιήστε το βοηθητικό πρόγραμμα Derive_Constraints και τα βήματα στο Παράρτημα Γ—Περιορισμοί Derive στο επίπεδο στοιχείου SDC. file.
Αποθηκεύστε το file σε διαφορετικό όνομα και εισαγάγετε το SDC file στο εργαλείο σύνθεσης, στο Εργαλείο τοποθέτησης και δρομολόγησης και στις Επαληθεύσεις χρονισμού, όπως ακριβώς και σε οποιονδήποτε άλλο περιορισμό SDC files.
7.1.1 Παράγωγος SDC File (Κάντε μια ερώτηση)
# Αυτό file δημιουργήθηκε με βάση την ακόλουθη πηγή SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Οποιεσδήποτε τροποποιήσεις σε αυτό file θα χαθεί εάν οι παράγωγοι περιορισμοί εκτελεστούν ξανά. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - περίοδος 6.25
[ get_pins { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] create_clock -όνομα {REF_CLK_PAD_P} -περίοδος 10 [get_ports {REF_CLK_PAD_P } ] create_clock -όνομα {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -περίοδος 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -όνομα { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -πολλαπλασιασμός_επί_25 -διαίρεση_επί_32 -πηγή
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -φάση 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -όνομα {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -πολλαπλασιασμός_επί_25 -διαίρεση_επί_32 -πηγή
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -φάση 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -όνομα {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -πολλαπλασιασμός_επί_25 -διαίρεση_επί_32 -πηγή
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -φάση 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -όνομα {CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -πολλαπλασιασμός_επί_25 -διαίρεση_επί_64 -πηγή
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -φάση 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -όνομα { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -διαίρεση_με_2 -πηγή
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -σε [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -από [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -σε [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -από [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -μέσω [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ] Παράρτημα Β—Εισαγωγή Βιβλιοθηκών Προσομοίωσης στο Περιβάλλον Προσομοίωσης (Κάντε μια ερώτηση)
Ο προεπιλεγμένος προσομοιωτής για προσομοίωση RTL με το Libero SoC είναι το ModelSim ME Pro.
Οι προ-μεταγλωττισμένες βιβλιοθήκες για τον προεπιλεγμένο προσομοιωτή είναι διαθέσιμες με την εγκατάσταση του Libero στον κατάλογο /Designer/lib/modelsimpro/precompiled/vlog για οικογένειες που υποστηρίζονται από®. Το Libero SoC υποστηρίζει επίσης άλλες εκδόσεις προσομοιωτών τρίτων κατασκευαστών όπως ModelSim, Questasim, VCS, Xcelium.
, Active HDL και Riviera Pro. Κατεβάστε τις αντίστοιχες προ-μεταγλωττισμένες βιβλιοθήκες από Libero SoC έκδοση 12.0 και νεότερη έκδοση με βάση τον προσομοιωτή και την έκδοσή του.
Παρόμοιο με το περιβάλλον Libero, το run.do file πρέπει να δημιουργηθεί για να εκτελεστεί η προσομοίωση εκτός του Libero.
Δημιουργήστε ένα απλό run.do file που έχει εντολές για τη δημιουργία βιβλιοθήκης για αποτελέσματα μεταγλώττισης, αντιστοίχιση βιβλιοθήκης, μεταγλώττιση και προσομοίωση. Ακολουθήστε τα βήματα για να δημιουργήσετε ένα βασικό αρχείο run.do file.

1. Δημιουργήστε μια λογική βιβλιοθήκη για την αποθήκευση των αποτελεσμάτων της μεταγλώττισης χρησιμοποιώντας την εντολή vlib vlib presynth.
2. Αντιστοιχίστε το όνομα της λογικής βιβλιοθήκης στον προ-μεταγλωττισμένο κατάλογο βιβλιοθήκης χρησιμοποιώντας την εντολή vmap vmap .
3. Μεταγλώττιση πηγαίου κώδικα files—χρησιμοποιήστε εντολές μεταγλωττιστή για συγκεκριμένες γλώσσες για τη μεταγλώττιση του σχεδιασμού files στον κατάλογο εργασίας.
   – βιντεολόγιο για .v/.sv
   – vcom για .vhd
4. Φορτώστε το σχέδιο για προσομοίωση χρησιμοποιώντας την εντολή vsim καθορίζοντας το όνομα οποιασδήποτε ενότητας ανώτατου επιπέδου.
5. Προσομοιώστε το σχέδιο χρησιμοποιώντας την εντολή run.
   Μετά τη φόρτωση του σχεδιασμού, ο χρόνος προσομοίωσης ορίζεται στο μηδέν και μπορείτε να εισαγάγετε την εντολή εκτέλεσης για να ξεκινήσετε την προσομοίωση.
   Στο παράθυρο μεταγραφής του προσομοιωτή, εκτελέστε το run.do file ως run.do εκτελέστε την προσομοίωση. Sample τρέχω.κάνω file ως εξής.

ορισμός αθόρυβα του ACTELLIBNAME PolarFire ορισμός αθόρυβα του PROJECT_DIR “W:/Test/basic_test” εάν
{[file υπάρχει presynth/_info]} { echo “INFO: Η βιβλιοθήκη προσομοίωσης υπάρχει presynth” } αλλιώς
{ file διαγραφή -επιβολή presynth vlib presynth } vmap presynth presynth vmap PolarFire
«X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire» vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” vlog “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb προσθήκη κύματος /tb/*
εκτέλεση 1000ns log /tb/* έξοδος

Παράρτημα Γ—Παραγωγή περιορισμών (Κάντε μια ερώτηση)

Αυτό το παράρτημα περιγράφει τις εντολές Derive Constraints Tcl.
9.1 Παράγωγος Περιορισμών Εντολές Tcl (Κάντε μια ερώτηση)
Το βοηθητικό πρόγραμμα derive_constraints σάς βοηθά να εξαγάγετε περιορισμούς από την RTL ή τον διαμορφωτή εκτός του περιβάλλοντος σχεδίασης Libero SoC. Για να δημιουργήσετε περιορισμούς για το σχέδιό σας, χρειάζεστε το User HDL, το Component HDL και τους Περιορισμούς Component. fileσ. Οι περιορισμοί του στοιχείου SDC fileείναι διαθέσιμα στην /συστατικό/εργασία/ / / μετά τη διαμόρφωση και τη δημιουργία του στοιχείου.
Κάθε περιορισμός στοιχείου file αποτελείται από την εντολή set_component tcl (καθορίζει το όνομα του στοιχείου) και τη λίστα περιορισμών που δημιουργούνται μετά τη διαμόρφωση. Οι περιορισμοί δημιουργούνται με βάση τη διαμόρφωση και είναι συγκεκριμένοι για κάθε στοιχείο.
Example 9-1. Περιορισμός Συνιστωσών File για τον πυρήνα PF_CCC
Εδώ είναι ένας πρώηνample ενός περιορισμού στοιχείου file για τον πυρήνα PF_CCC:
σύνολο_στοιχείων PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Microchip Corp.
# Ημερομηνία: 2021 Οκτωβρίου 26 04:36:00
# Βασικό ρολόι για PLL #0
create_clock -περίοδος 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -διαιρέστε_με 1 -πηγή [get_pins { pll_inst_0/]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Εδώ, τα create_clock και create_generated_clock είναι περιορισμοί ρολογιού αναφοράς και εξόδου αντίστοιχα, οι οποίοι δημιουργούνται με βάση τη διαμόρφωση.
9.1.1 Εργασία με derive_constraints Βοηθητικό πρόγραμμα (Κάντε μια ερώτηση)
Οι περιορισμοί που προκύπτουν διατρέχουν τον σχεδιασμό και κατανέμουν νέους περιορισμούς για κάθε στιγμιότυπο του στοιχείου με βάση το προηγουμένως παρεχόμενο SDC στοιχείου. files. Για τα ρολόγια αναφοράς CCC, διαδίδεται προς τα πίσω μέσω του σχεδιασμού για να βρει την πηγή του ρολογιού αναφοράς. Εάν η πηγή είναι μια είσοδος/έξοδος, ο περιορισμός ρολογιού αναφοράς θα οριστεί στην είσοδο/έξοδο. Εάν πρόκειται για έξοδο CCC ή άλλη πηγή ρολογιού (για παράδειγμαamp(π.χ. πομποδέκτης, ταλαντωτής), χρησιμοποιεί το ρολόι από το άλλο στοιχείο και αναφέρει μια προειδοποίηση εάν τα διαστήματα δεν ταιριάζουν. Οι περιορισμοί παραγώγου θα εκχωρήσουν επίσης περιορισμούς για ορισμένες μακροεντολές, όπως οι ταλαντωτές ενσωματωμένοι στο τσιπ, εάν τους έχετε στο RTL σας.
Για να εκτελέσετε το βοηθητικό πρόγραμμα derive_constraints, πρέπει να δώσετε ένα αρχείο .tcl file όρισμα γραμμής εντολών με τις ακόλουθες πληροφορίες με την καθορισμένη σειρά.

1. Καθορίστε τις πληροφορίες της συσκευής χρησιμοποιώντας τις πληροφορίες στην ενότητα set_device.
2. Καθορίστε τη διαδρομή προς την αριστερή πλευρά της γραμμής εντολών (RTL) fileχρησιμοποιώντας τις πληροφορίες στην ενότητα read_verilog ή read_vhdl.
3. Ορίστε την ενότητα ανώτατου επιπέδου χρησιμοποιώντας τις πληροφορίες στην ενότητα set_top_level.
4. Καθορίστε τη διαδρομή προς το SDC του στοιχείου fileχρησιμοποιώντας τις πληροφορίες στην ενότητα read_sdc ή read_ndc.
5. Εκτελέστε το fileχρησιμοποιώντας τις πληροφορίες στην ενότητα derive_constraints.
6.  Καθορίστε τη διαδρομή προς τους περιορισμούς που προκύπτουν από το SDC file χρησιμοποιώντας τις πληροφορίες στην ενότητα write_sdc ή write_pdc ή write_ndc.

ExampΛεπ. 9-2. Εκτέλεση και Περιεχόμενα του derive.tcl File
Το παρακάτω είναι ένα πρώηνampτο όρισμα γραμμής εντολών για την εκτέλεση του βοηθητικού προγράμματος derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Τα περιεχόμενα του derive.tcl file:
# Πληροφορίες συσκευής
set_device -family PolarFire -die MPF100T -speed -1
# Αριστερά προς τα πίσω files
read_verilog -λειτουργία system_verilog έργο/στοιχείο/εργασία/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {έργο/στοιχείο/εργασία/txpll0/txpll0.v}
read_verilog -mode system_verilog {έργο/στοιχείο/εργασία/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {έργο/στοιχείο/εργασία/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {έργο/hdl/xcvr1.vhd}
#Στοιχείο SDC files
ορισμός_ανώτατου_επιπέδου {xcvr1}
read_sdc -συστατικό {έργο/συστατικό/εργασία/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {έργο/component/work/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Χρήση εντολής derive_constraint
derive_constraints
#Αποτέλεσμα SDC/PDC/NDC files
write_sdc {έργο/περιορισμός/xcvr1_derived_constraints.sdc}
write_pdc {έργο/περιορισμός/fp/xcvr1_derived_constraints.pdc}
9.1.2 set_device (Κάντε μια ερώτηση)
Περιγραφή
Καθορίστε το επώνυμο, το όνομα της μήτρας και τον βαθμό ταχύτητας.
set_device -οικογένεια -καλούπι -ταχύτητα
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-οικογένεια	Σειρά	Καθορίστε το επώνυμο. Πιθανές τιμές είναι PolarFire®, PolarFire SoC.
-καλούπι	Σειρά	Καθορίστε το όνομα της μήτρας.
-ταχύτητα	Σειρά	Καθορίστε την ταχύτητα της συσκευής. Οι πιθανές τιμές είναι STD ή -1.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος—λείπει η μήτρα	Η επιλογή μήτρας είναι υποχρεωτική και πρέπει να καθοριστεί.
ΣΦΑΛΜΑ0005	Άγνωστο πεθαίνουν 'MPF30'	Η τιμή της επιλογής -die δεν είναι σωστή. Δείτε τη λίστα πιθανών τιμών στην περιγραφή της επιλογής.
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από το κύβο	Η επιλογή μήτρας καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος—λείπει η οικογένεια	Η επιλογή οικογένειας είναι υποχρεωτική και πρέπει να καθοριστεί.
ΣΦΑΛΜΑ0004	Άγνωστη οικογένεια «PolarFire®»	Η επιλογή οικογένειας δεν είναι σωστή. Δείτε τη λίστα πιθανών τιμών στην περιγραφή της επιλογής.

………… συνέχεια
Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει τιμή από την οικογένεια	Η επιλογή οικογένειας καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος—λείπει η ταχύτητα	Η επιλογή ταχύτητας είναι υποχρεωτική και πρέπει να καθοριστεί.
ΣΦΑΛΜΑ0007	Άγνωστη ταχύτητα «	Η επιλογή ταχύτητας δεν είναι σωστή. Δείτε τη λίστα πιθανών τιμών στην περιγραφή της επιλογής.
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από την ταχύτητα	Η επιλογή ταχύτητας καθορίζεται χωρίς τιμή.

Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Κάντε μια ερώτηση)
Περιγραφή
Διαβάστε ένα Verilog file χρησιμοποιώντας το Verific.
read_verilog [-lib ] [-λειτουργία ]fileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-βιβλιοθήκη	Σειρά	Καθορίστε τη βιβλιοθήκη που περιέχει τις ενότητες που θα προστεθούν στη βιβλιοθήκη.
-τρόπος	Σειρά	Καθορίστε το πρότυπο Verilog. Οι πιθανές τιμές είναι verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Οι τιμές δεν κάνουν διάκριση πεζών-κεφαλαίων. Η προεπιλογή είναι verilog_2k.
fileόνομα	Σειρά	Verilog file όνομα.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από την lib	Η επιλογή lib καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από τη λειτουργία	Η επιλογή λειτουργίας καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0015	Άγνωστη λειτουργία «	Η καθορισμένη λειτουργία verilog είναι άγνωστη. Δείτε τη λίστα με τις πιθανές λειτουργίες verilog στην περιγραφή της επιλογής λειτουργίας.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος file το όνομα λείπει	Χωρίς Verilog file παρέχεται διαδρομή.
ΣΦΑΛΜΑ0016	Αποτυχία λόγω του αναλυτή του Verific	Σφάλμα σύνταξης στο verilog fileΟ αναλυτής του Verific μπορεί να παρατηρηθεί στην κονσόλα πάνω από το μήνυμα σφάλματος.
ΣΦΑΛΜΑ0012	Το set_device δεν καλείται	Δεν έχουν καθοριστεί πληροφορίες για τη συσκευή. Χρησιμοποιήστε την εντολή set_device για να περιγράψετε τη συσκευή.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Κάντε μια ερώτηση)
Περιγραφή
Προσθήκη VHDL file στη λίστα VHDL files.
read_vhdl [-lib ] [-λειτουργία ]fileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-βιβλιοθήκη	—	Καθορίστε τη βιβλιοθήκη στην οποία πρέπει να προστεθεί το περιεχόμενο.
-τρόπος	—	Καθορίζει το πρότυπο VHDL. Η προεπιλογή είναι VHDL_93. Οι πιθανές τιμές είναι vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Οι τιμές δεν κάνουν διάκριση πεζών-κεφαλαίων.
fileόνομα	—	VHDL file όνομα.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από την lib	Η επιλογή lib καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από τη λειτουργία	Η επιλογή λειτουργίας καθορίζεται χωρίς τιμή.
ΣΦΑΛΜΑ0018	Άγνωστη λειτουργία «	Η καθορισμένη λειτουργία VHDL είναι άγνωστη. Δείτε τη λίστα με τις πιθανές λειτουργίες VHDL στην περιγραφή της επιλογής λειτουργίας.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος file το όνομα λείπει	Χωρίς VHDL file παρέχεται διαδρομή.
ΣΦΑΛΜΑ0019	Δεν είναι δυνατή η καταχώρηση του invalid_path.v file	Η καθορισμένη VHDL file δεν υπάρχει ή δεν έχει δικαιώματα ανάγνωσης.
ΣΦΑΛΜΑ0012	Το set_device δεν καλείται	Δεν έχουν καθοριστεί πληροφορίες για τη συσκευή. Χρησιμοποιήστε την εντολή set_device για να περιγράψετε τη συσκευή.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 ορισμός_ανώτατου_επιπέδου (Κάντε μια ερώτηση)
Περιγραφή
Καθορίστε το όνομα της ενότητας ανώτατου επιπέδου σε RTL.
ορισμός_ανώτατου_επιπέδου [-lib ]
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-βιβλιοθήκη	Σειρά	Η βιβλιοθήκη για την αναζήτηση της ενότητας ή της οντότητας ανώτατου επιπέδου (Προαιρετικό).
όνομα	Σειρά	Το όνομα της ενότητας ή της οντότητας ανώτατου επιπέδου.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Λείπει η απαιτούμενη παράμετρος στο ανώτερο επίπεδο	Η επιλογή ανώτατου επιπέδου είναι υποχρεωτική και πρέπει να καθοριστεί.
ΣΦΑΛΜΑ0023	Παράμετρος—λείπει η τιμή από την lib	Η επιλογή lib καθορίζεται χωρίς τιμές.
ΣΦΑΛΜΑ0014	Δεν είναι δυνατή η εύρεση του ανώτατου επιπέδου στη βιβλιοθήκη	Η καθορισμένη ενότητα ανώτατου επιπέδου δεν έχει οριστεί στην παρεχόμενη βιβλιοθήκη. Για να διορθωθεί αυτό το σφάλμα, πρέπει να διορθωθεί το όνομα της ενότητας ανώτατου επιπέδου ή της βιβλιοθήκης.
ΣΦΑΛΜΑ0017	Η επεξεργασία απέτυχε	Σφάλμα στη διαδικασία επεξεργασίας RTL. Το μήνυμα σφάλματος μπορεί να παρατηρηθεί από την κονσόλα.

Example
ορισμός_επιπέδου_ανώτατου_επιπέδου {κορυφή}
set_top_level -lib hdl top
9.1.6 read_sdc (Υποβολή ερώτησης)
Περιγραφή
Διαβάστε ένα SDC file στη βάση δεδομένων στοιχείων.
read_sdc -συστατικόfileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-συστατικό	—	Αυτή είναι μια υποχρεωτική σημαία για την εντολή read_sdc όταν παράγουμε περιορισμούς.
fileόνομα	Σειρά	Η πορεία προς το SDC file.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος file λείπει το όνομα.	Η υποχρεωτική επιλογή file το όνομα δεν προσδιορίζεται.
ΣΦΑΛΜΑ0000	SDC file <fileΤο _path> δεν είναι αναγνώσιμο.	Η καθορισμένη SDC file δεν έχει δικαιώματα ανάγνωσης.
ΣΦΑΛΜΑ0001	Δεν είναι δυνατό το άνοιγμαfile_διαδρομή> file.	Το SDC file δεν υπάρχει. Η διαδρομή πρέπει να διορθωθεί.
ΣΦΑΛΜΑ0008	Λείπει η εντολή set_component στοfile_διαδρομή> file	Το καθορισμένο στοιχείο του SDC file δεν καθορίζει το στοιχείο.

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0009	<List of errors from sdc file>	Το SDC file περιέχει λανθασμένες εντολές sdc. Για παράδειγμαample, όταν υπάρχει σφάλμα στον περιορισμό set_multicle_path: Σφάλμα κατά την εκτέλεση της εντολής read_sdc: infile_διαδρομή> file: Σφάλμα στην εντολή set_multicle_path: Άγνωστη παράμετρος [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Υποβολή ερώτησης)
Περιγραφή
Διαβάστε ένα NDC file στη βάση δεδομένων στοιχείων.
read_ndc -στοιχείοfileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
-συστατικό	—	Αυτή είναι μια υποχρεωτική σημαία για την εντολή read_ndc όταν παράγουμε περιορισμούς.
fileόνομα	Σειρά	Η πορεία προς το NDC file.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0001	Δεν είναι δυνατό το άνοιγμαfile_διαδρομή> file	Το NDC file δεν υπάρχει. Η διαδρομή πρέπει να διορθωθεί.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος—Λείπει η AtclParamO_.	Η υποχρεωτική επιλογή fileτο όνομα δεν προσδιορίζεται.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος—λείπει το στοιχείο.	Η επιλογή στοιχείου είναι υποχρεωτική και πρέπει να καθοριστεί.
ΣΦΑΛΜΑ0000	NDC file 'fileΤο _path>' δεν είναι αναγνώσιμο.	Το καθορισμένο NDC file δεν έχει δικαιώματα ανάγνωσης.

Example
read_ndc -συστατικό {συστατικό/εργασία/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Υποβολή ερώτησης)
Περιγραφή
Δημιουργία στοιχείου SDC files στη βάση δεδομένων σε επίπεδο σχεδίασης.
derive_constraints
Επιχειρήματα

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0013	Το ανώτατο επίπεδο δεν έχει οριστεί	Αυτό σημαίνει ότι η ενότητα ή η οντότητα ανώτατου επιπέδου δεν έχει καθοριστεί. Για να διορθώσετε αυτήν την κλήση, εκτελέστε την εντολή η εντολή set_top_level πριν από την εντολή derive_constraints.

Example
derive_constraints
9.1.9 write_sdc (Υποβολή ερώτησης)
Περιγραφή
Γράφει έναν περιορισμό file σε μορφή SDC.
write_sdcfileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
<fileόνομα>	Σειρά	Η πορεία προς το SDC file θα δημιουργηθεί. Αυτή είναι μια υποχρεωτική επιλογή. Εάν το file υπάρχει, θα αντικατασταθεί.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0003	Δεν είναι δυνατό το άνοιγμαfile μονοπάτι> file.	File Η διαδρομή δεν είναι σωστή. Ελέγξτε αν υπάρχουν οι γονικοί κατάλογοι.
ΣΦΑΛΜΑ0002	SDC file 'file Η διαδρομή>' δεν είναι εγγράψιμη.	Η καθορισμένη SDC file δεν έχει δικαίωμα εγγραφής.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος file λείπει το όνομα.	Το SDC file Η διαδρομή είναι υποχρεωτική επιλογή και πρέπει να καθοριστεί.

Example
write_sdc “προερχόμενο.sdc”
9.1.10 write_pdc (Υποβολή ερώτησης)
Περιγραφή
Γράφει φυσικούς περιορισμούς (Μόνο Παράγωγους Περιορισμούς).
write_pdcfileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
<fileόνομα>	Σειρά	Διαδρομή προς το PDC file θα δημιουργηθεί. Αυτή είναι μια υποχρεωτική επιλογή. Εάν το file Εάν η διαδρομή υπάρχει, θα αντικατασταθεί.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μηνύματα Σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0003	Δεν είναι δυνατό το άνοιγμαfile μονοπάτι> file	Ο file Η διαδρομή δεν είναι σωστή. Ελέγξτε αν υπάρχουν οι γονικοί κατάλογοι.
ΣΦΑΛΜΑ0002	PDC file 'file Η διαδρομή>' δεν είναι εγγράψιμη.	Το καθορισμένο PDC file δεν έχει δικαίωμα εγγραφής.
ΣΦΑΛΜΑ0023	Απαιτούμενη παράμετρος file το όνομα λείπει	Το PDC file Η διαδρομή είναι υποχρεωτική επιλογή και πρέπει να καθοριστεί.

Example
write_pdc “παράγωγο.pdc”
9.1.11 write_ndc (Υποβολή ερώτησης)
Περιγραφή
Γράφει τους περιορισμούς NDC σε ένα file.
write_ndcfileόνομα>
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
fileόνομα	Σειρά	Η πορεία προς το NDC file θα δημιουργηθεί. Αυτή είναι μια υποχρεωτική επιλογή. Εάν το file υπάρχει, θα αντικατασταθεί.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μηνύματα Σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0003	Δεν είναι δυνατό το άνοιγμαfile_διαδρομή> file.	File Η διαδρομή δεν είναι σωστή. Οι γονικοί κατάλογοι δεν υπάρχουν.
ΣΦΑΛΜΑ0002	NDC file 'fileΤο _path>' δεν είναι εγγράψιμο.	Το καθορισμένο NDC file δεν έχει δικαίωμα εγγραφής.
ΣΦΑΛΜΑ0023	Λείπει η απαιτούμενη παράμετρος _AtclParamO_.	Το NDC file Η διαδρομή είναι υποχρεωτική επιλογή και πρέπει να καθοριστεί.

Example
write_ndc “derived.ndc”
9.1.12 add_include_path (Υποβολή ερώτησης)
Περιγραφή
Καθορίζει μια διαδρομή για την αναζήτηση include files κατά την ανάγνωση RTL files.
προσθήκη_περιλαμβανόμενης_διαδρομής
Επιχειρήματα

Παράμετρος	Τύπος	Περιγραφή
τηλεφωνικός κατάλογος	Σειρά	Καθορίζει μια διαδρομή για την αναζήτηση include files κατά την ανάγνωση RTL fileσ. Αυτή η επιλογή είναι υποχρεωτική.

Τύπος επιστροφής	Περιγραφή
0	Η εντολή ήταν επιτυχής.

Τύπος επιστροφής	Περιγραφή
1	Η εντολή απέτυχε. Υπάρχει σφάλμα. Μπορείτε να δείτε το μήνυμα σφάλματος στην κονσόλα.

Λίστα σφαλμάτων

Κωδικός σφάλματος	Μήνυμα σφάλματος	Περιγραφή
ΣΦΑΛΜΑ0023	Λείπει η απαιτούμενη διαδρομή συμπερίληψης παραμέτρου.	Η επιλογή καταλόγου είναι υποχρεωτική και πρέπει να παρέχεται.

Σημείωση: Εάν Εάν η διαδρομή καταλόγου δεν είναι σωστή, τότε η εντολή add_include_path θα διαβιβαστεί χωρίς σφάλμα.
Ωστόσο, οι εντολές read_verilog/read_vhd θα αποτύχουν λόγω του αναλυτή του Verific.
Example
στοιχείο add_include_path/work/COREABC0/COREABC0_0/rtl/vlog/core

Ιστορικό αναθεωρήσεων (Κάντε μια ερώτηση)

Το ιστορικό αναθεωρήσεων περιγράφει τις αλλαγές που εφαρμόστηκαν στο έγγραφο. Οι αλλαγές παρατίθενται με αναθεώρηση, ξεκινώντας από την πιο πρόσφατη δημοσίευση.

Αναθεώρηση	Ημερομηνία	Περιγραφή
F	08/2024	Οι ακόλουθες αλλαγές γίνονται σε αυτήν την αναθεώρηση: • Ενημερωμένη ενότητα Παράρτημα Β—Εισαγωγή Βιβλιοθηκών Προσομοίωσης στο Περιβάλλον Προσομοίωσης.
E	08/2024	Οι ακόλουθες αλλαγές γίνονται σε αυτήν την αναθεώρηση: • Ενημερωμένη ενότητα Πάνωview. • Ενημερωμένη ενότητα Παράγωγος SDC File. • Ενημερωμένη ενότητα Παράρτημα Β—Εισαγωγή Βιβλιοθηκών Προσομοίωσης στο Περιβάλλον Προσομοίωσης.
D	02/2024	Αυτό το έγγραφο κυκλοφορεί με το Libero 2024.1 SoC Design Suite χωρίς αλλαγές από την έκδοση v2023.2. Ενημερωμένη ενότητα Εργασία με το βοηθητικό πρόγραμμα derive_constraints
C	08/2023	Αυτό το έγγραφο κυκλοφορεί με το Libero 2023.2 SoC Design Suite χωρίς αλλαγές από την έκδοση v2023.1.
B	04/2023	Αυτό το έγγραφο κυκλοφορεί με το Libero 2023.1 SoC Design Suite χωρίς αλλαγές από την έκδοση v2022.3.
A	12/2022	Αρχική Αναθεώρηση.

Υποστήριξη FPGA μικροτσίπ
Η ομάδα προϊόντων Microchip FPGA υποστηρίζει τα προϊόντα της με διάφορες υπηρεσίες υποστήριξης, όπως Εξυπηρέτηση Πελατών, Κέντρο τεχνικής υποστήριξης πελατών, webιστοσελίδα και γραφεία πωλήσεων σε όλο τον κόσμο.
Προτείνεται στους πελάτες να επισκεφθούν τους διαδικτυακούς πόρους του Microchip πριν επικοινωνήσουν με την υποστήριξη, καθώς είναι πολύ πιθανό τα ερωτήματά τους να έχουν ήδη απαντηθεί.
Επικοινωνήστε με το Κέντρο Τεχνικής Υποστήριξης μέσω του webτοποθεσία στο www.microchip.com/support. Αναφέρετε τον αριθμό ανταλλακτικού συσκευής FPGA, επιλέξτε την κατάλληλη κατηγορία περίπτωσης και μεταφορτώστε το σχέδιο files κατά τη δημιουργία θήκης τεχνικής υποστήριξης.
Επικοινωνήστε με την Εξυπηρέτηση Πελατών για μη τεχνική υποστήριξη προϊόντων, όπως τιμολόγηση προϊόντων, αναβαθμίσεις προϊόντων, πληροφορίες ενημέρωσης, κατάσταση παραγγελίας και εξουσιοδότηση.

• Από τη Βόρεια Αμερική, καλέστε το 800.262.1060
• Από τον υπόλοιπο κόσμο, καλέστε στο 650.318.4460
• Φαξ, από οπουδήποτε στον κόσμο, 650.318.8044

Πληροφορίες μικροτσίπ
Το μικροτσίπ Webτοποθεσία
Το Microchip παρέχει ηλεκτρονική υποστήριξη μέσω της εταιρείας μας webτοποθεσία στο www.microchip.com/. Αυτό webο ιστότοπος χρησιμοποιείται για τη δημιουργία files και πληροφορίες εύκολα διαθέσιμες στους πελάτες. Μερικό από το διαθέσιμο περιεχόμενο περιλαμβάνει:

• Υποστήριξη προϊόντος – Φύλλα δεδομένων και σφάλματα, σημειώσεις εφαρμογής και sampπρογράμματα, πόροι σχεδιασμού, οδηγοί χρήστη και έγγραφα υποστήριξης υλικού, πιο πρόσφατες εκδόσεις λογισμικού και αρχειοθετημένο λογισμικό
• Γενική τεχνική υποστήριξη – Συχνές ερωτήσεις (FAQ), αιτήματα τεχνικής υποστήριξης, διαδικτυακές ομάδες συζήτησης, λίστα μελών προγράμματος συνεργατών σχεδιασμού μικροτσίπ
• Business of Microchip – Οδηγοί επιλογής προϊόντων και παραγγελιών, τελευταία δελτία τύπου Microchip, λίστα σεμιναρίων και εκδηλώσεων, καταχωρίσεις γραφείων πωλήσεων Microchip, διανομέων και αντιπροσώπων εργοστασίων

Υπηρεσία ειδοποιήσεων αλλαγής προϊόντος
Η υπηρεσία ειδοποίησης αλλαγής προϊόντος της Microchip βοηθά τους πελάτες να ενημερώνονται για τα προϊόντα Microchip. Οι συνδρομητές θα λαμβάνουν ειδοποίηση μέσω email κάθε φορά που υπάρχουν αλλαγές, ενημερώσεις, αναθεωρήσεις ή σφάλματα που σχετίζονται με μια συγκεκριμένη οικογένεια προϊόντων ή ένα εργαλείο ανάπτυξης που ενδιαφέρει. Για να εγγραφείτε, μεταβείτε στο www.microchip.com/pcn και ακολουθήστε τις οδηγίες εγγραφής.

Υποστήριξη Πελατών
Οι χρήστες προϊόντων Microchip μπορούν να λάβουν βοήθεια μέσω πολλών καναλιών:

• Διανομέας ή Αντιπρόσωπος
• Τοπικό Γραφείο Πωλήσεων
• Μηχανικός Ενσωματωμένων Λύσεων (ESE)
• Τεχνική Υποστήριξη

Οι πελάτες θα πρέπει να επικοινωνήσουν με τον διανομέα, τον αντιπρόσωπό τους ή την ESE για υποστήριξη. Τα τοπικά γραφεία πωλήσεων είναι επίσης διαθέσιμα για να βοηθήσουν τους πελάτες. Σε αυτό το έγγραφο περιλαμβάνεται κατάλογος γραφείων πωλήσεων και τοποθεσιών. Διατίθεται τεχνική υποστήριξη μέσω του website στη διεύθυνση: www.microchip.com/support
Δυνατότητα προστασίας κωδικών συσκευών μικροτσίπ
Σημειώστε τις ακόλουθες λεπτομέρειες της δυνατότητας προστασίας κωδικών σε προϊόντα Microchip:

• Τα προϊόντα μικροτσίπ πληρούν τις προδιαγραφές που περιέχονται στο συγκεκριμένο φύλλο δεδομένων μικροτσίπ τους.
• Η Microchip πιστεύει ότι η οικογένεια προϊόντων της είναι ασφαλής όταν χρησιμοποιείται με τον προβλεπόμενο τρόπο, εντός των προδιαγραφών λειτουργίας και υπό κανονικές συνθήκες.
• Το Microchip εκτιμά και προστατεύει επιθετικά τα δικαιώματα πνευματικής ιδιοκτησίας του. Οι προσπάθειες παραβίασης των χαρακτηριστικών προστασίας κωδικών του προϊόντος Microchip απαγορεύονται αυστηρά και ενδέχεται να παραβιάζουν τον Νόμο για τα δικαιώματα πνευματικής ιδιοκτησίας στην ψηφιακή εποχή.
• Ούτε το Microchip ούτε οποιοσδήποτε άλλος κατασκευαστής ημιαγωγών μπορεί να εγγυηθεί την ασφάλεια του κώδικά του. Η προστασία κωδικού δεν σημαίνει ότι εγγυόμαστε ότι το προϊόν είναι «άθραυστο». Η προστασία κωδικών εξελίσσεται συνεχώς. Η Microchip δεσμεύεται να βελτιώνει συνεχώς τα χαρακτηριστικά προστασίας κωδικών των προϊόντων μας.

Νομική ειδοποίηση
Αυτή η δημοσίευση και οι πληροφορίες στο παρόν μπορούν να χρησιμοποιηθούν μόνο με προϊόντα Microchip, συμπεριλαμβανομένου του σχεδιασμού, της δοκιμής και της ενσωμάτωσης προϊόντων Microchip στην εφαρμογή σας. Η χρήση αυτών των πληροφοριών με οποιονδήποτε άλλο τρόπο παραβιάζει αυτούς τους όρους. Οι πληροφορίες σχετικά με τις εφαρμογές συσκευών παρέχονται μόνο για τη δική σας διευκόλυνση και ενδέχεται να αντικατασταθούν από ενημερώσεις. Είναι δική σας ευθύνη να διασφαλίσετε ότι η αίτησή σας πληροί τις προδιαγραφές σας. Επικοινωνήστε με το τοπικό γραφείο πωλήσεων Microchip για πρόσθετη υποστήριξη ή λάβετε πρόσθετη υποστήριξη στο www.microchip.com/en-us/support/design-help/client-support-services.
ΑΥΤΕΣ ΟΙ ΠΛΗΡΟΦΟΡΙΕΣ ΠΑΡΕΧΟΝΤΑΙ ΑΠΟ ΤΟ MICROCHIP «AS IS». Η MICROCHIP ΔΕΝ ΠΑΡΕΧΕΙ ΚΑΜΙΑ ΔΗΛΩΣΗ Ή ΕΓΓΥΗΣΗ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΡΗΤΗ Ή ΣΙΩΠΗΡΗ, ΓΡΑΠΤΗ Ή ΠΡΟΦΟΡΙΚΗ, ΝΟΜΙΚΕΣ Ή ΑΛΛΙΩΣ, ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ ΠΟΥ ΣΥΜΠΕΡΙΛΑΜΒΑΝΟΝΤΑΙ ΑΛΛΑ ΟΥΤΕ ΠΕΡΙΟΡΙΣΜΕΝΗ, ΕΝΤΑΞΙΑ, SE, Ή ΕΓΓΥΗΣΕΙΣ ΣΧΕΤΙΚΑ ΜΕ ΤΗΝ ΚΑΤΑΣΤΑΣΗ, ΤΗΝ ΠΟΙΟΤΗΤΑ Ή ΤΗΝ ΑΠΟΔΟΣΗ ΤΟΥ. ΣΕ ΚΑΜΙΑ ΠΕΡΙΠΤΩΣΗ ΔΕΝ ΘΑ ΕΙΝΑΙ ΥΠΕΥΘΥΝΗ Η ΜΙΚΡΟΤΣΙΠ ΓΙΑ ΟΠΟΙΑΔΗΠΟΤΕ ΕΜΜΕΣΗ, ΕΙΔΙΚΗ, ΤΙΜΩΡΙΚΗ, ΣΥΜΠΤΩΜΑΤΙΚΗ Ή ΣΥΝΕΠΕΙΡΗ ΑΠΩΛΕΙΑ, ΖΗΜΙΑ, ΚΟΣΤΟΣ Ή ΔΑΠΑΝΗ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΣΧΕΤΙΚΑ ΜΕ ΤΗΝ ΑΣΦΑΛΕΙΑ ΠΙΘΑΝΟΤΗΤΑ Ή ΟΙ ΖΗΜΙΕΣ ΕΙΝΑΙ ΠΡΟΒΛΕΨΙΜΕΣ. ΣΤΟΝ ΠΛΗΡΩΣ ΒΑΘΜΟ ΠΟΥ ΕΠΙΤΡΕΠΕΤΑΙ ΑΠΟ ΤΟ ΝΟΜΟ, Η ΣΥΝΟΛΙΚΗ ΕΥΘΥΝΗ ΤΗΣ ΜΙΚΡΟΤΣΙΠ ΓΙΑ ΟΛΕΣ ΤΙΣ ΑΞΙΩΣΕΙΣ ΜΕ ΟΠΟΙΟΝΔΗΠΟΤΕ ΤΡΟΠΟ ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ Ή ΤΗ ΧΡΗΣΗ ΤΟΥ ΔΕΝ ΘΑ ΥΠΕΡΒΑΙΝΕΙ ΤΟ ΠΟΣΟ ΤΩΝ ΤΕΛΩΝ, ΕΑΝ ΥΠΑΡΧΕΙ ΑΥΤΟ ΠΛΗΡΟΦΟΡΙΕΣ.
Η χρήση συσκευών Microchip σε εφαρμογές υποστήριξης ζωής ή/και ασφάλειας γίνεται εξ ολοκλήρου με ευθύνη του αγοραστή και ο αγοραστής συμφωνεί να υπερασπιστεί, να αποζημιώσει και να απαλλάξει την Microchip από οποιεσδήποτε ζημίες, αξιώσεις, αγωγές ή έξοδα που προκύπτουν από τη χρήση αυτή. Δεν μεταβιβάζονται άδειες χρήσης, έμμεσα ή με άλλο τρόπο, βάσει οποιωνδήποτε δικαιωμάτων πνευματικής ιδιοκτησίας της Microchip, εκτός εάν ορίζεται διαφορετικά.
Εμπορικά σήματα
Το όνομα και το λογότυπο Microchip, το λογότυπο Microchip, Adaptec, AVR, λογότυπο AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LinktyS, LANMDX, ma MediaLB, megaAVR, Microsemi, λογότυπο Microsemi, MOST, MOST λογότυπο, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, λογότυπο PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST Logoymri, , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron και XMEGA είναι σήματα κατατεθέντα της Microchip Technology Incorporated στις ΗΠΑ και σε άλλες χώρες.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SyncFord, SmartWorld Τα TimeCesium, TimeHub, TimePictra, TimeProvider και ZL είναι σήματα κατατεθέντα της Microchip Technology Incorporated στις Η.Π.Α.
Παρακείμενο κλειδί καταστολής, AKS, αναλογικό για την ψηφιακή εποχή, οποιοσδήποτε πυκνωτής, AnyIn, AnyOut, Αυξημένη εναλλαγή, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoAutomotive, CryptoCompanion τσούξιμο , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Συνδεσιμότητα Inter-Chip, JitterBlocker, Knob-on-MarginxDink, ΜέγιστηView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Πιστοποιημένο λογότυπο, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Δημιουργία παντογνωστικού κώδικα, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSiliconmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewΤα Span, WiperLock, XpressConnect και ZENA είναι εμπορικά σήματα της Microchip Technology Incorporated στις ΗΠΑ και σε άλλες χώρες.
Το SQTP είναι σήμα εξυπηρέτησης της Microchip Technology Incorporated στις ΗΠΑ
Τα σήματα Adaptec, Frequency on Demand, Silicon Storage Technology και Symmcom είναι σήματα κατατεθέντα της Microchip Technology Inc. σε άλλες χώρες.
Το GestIC είναι σήμα κατατεθέν της Microchip Technology Germany II GmbH & Co. KG, θυγατρικής της Microchip Technology Inc., σε άλλες χώρες.
Όλα τα άλλα εμπορικά σήματα που αναφέρονται στο παρόν αποτελούν ιδιοκτησία των αντίστοιχων εταιρειών τους.
2024, Microchip Technology Incorporated και οι θυγατρικές της. Με την επιφύλαξη παντός δικαιώματος.
ISBN: 978-1-6683-0183-8
Σύστημα Διαχείρισης Ποιότητας
Για πληροφορίες σχετικά με τα Συστήματα Διαχείρισης Ποιότητας της Microchip, επισκεφθείτε www.microchip.com/quality.
Πωλήσεις και εξυπηρέτηση σε όλο τον κόσμο

ΑΜΕΡΙΚΗ	ΑΣΙΑΣ/Ειρηνικού	ΑΣΙΑΣ/Ειρηνικού	ΕΥΡΩΠΗ
Εταιρικό Γραφείο 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Τηλ: 480-792-7200 Φαξ: 480-792-7277 Τεχνική Υποστήριξη: www.microchip.com/support Web Διεύθυνση: www.microchip.com Ατλάντα Duluth, GA Τηλ: 678-957-9614 Φαξ: 678-957-1455 Όστιν, Τέξας Τηλ: 512-257-3370 Βοστώνη Westborough, MA Τηλ: 774-760-0087 Φαξ: 774-760-0088 Σικάγο Itasca, IL Τηλ: 630-285-0071 Φαξ: 630-285-0075 Ντάλας Addison, Τέξας Τηλ: 972-818-7423 Φαξ: 972-818-2924 Ντιτρόιτ Novi, MI Τηλ: 248-848-4000 Χιούστον, Τέξας Τηλ: 281-894-5983 Ινδιανάπολη Noblesville, IN Τηλ: 317-773-8323 Φαξ: 317-773-5453 Τηλ: 317-536-2380 Λος Άντζελες Mission Viejo, CA Τηλ: 949-462-9523 Φαξ: 949-462-9608 Τηλ: 951-273-7800 Raleigh, NC Τηλ: 919-844-7510 Νέα Υόρκη, Νέα Υόρκη Τηλ: 631-435-6000 Σαν Χοσέ, Καλιφόρνια Τηλ: 408-735-9110 Τηλ: 408-436-4270 Καναδάς – Τορόντο Τηλ: 905-695-1980 Φαξ: 905-695-2078	Αυστραλία – Σίδνεϊ Τηλ: 61-2-9868-6733 Κίνα – Πεκίνο Τηλ: 86-10-8569-7000 Κίνα – Τσενγκντού Τηλ: 86-28-8665-5511 Κίνα – Τσονγκκίνγκ Τηλ: 86-23-8980-9588 Κίνα – Ντονγκουάν Τηλ: 86-769-8702-9880 Κίνα – Γκουανγκζού Τηλ: 86-20-8755-8029 Κίνα – Χανγκζού Τηλ: 86-571-8792-8115 Κίνα – ΕΔΠ Χονγκ Κονγκ Τηλ: 852-2943-5100 Κίνα – Ναντζίνγκ Τηλ: 86-25-8473-2460 Κίνα – Κινγκντάο Τηλ: 86-532-8502-7355 Κίνα – Σαγκάη Τηλ: 86-21-3326-8000 Κίνα – Σενγιάνγκ Τηλ: 86-24-2334-2829 Κίνα – Σενζέν Τηλ: 86-755-8864-2200 Κίνα – Σούτζου Τηλ: 86-186-6233-1526 Κίνα – Γουχάν Τηλ: 86-27-5980-5300 Κίνα – Xian Τηλ: 86-29-8833-7252 Κίνα – Ξιαμέν Τηλ: 86-592-2388138 Κίνα – Ζουχάι Τηλ: 86-756-3210040	Ινδία – Μπανγκαλόρ Τηλ: 91-80-3090-4444 Ινδία – Νέο Δελχί Τηλ: 91-11-4160-8631 Ινδία - Πούνε Τηλ: 91-20-4121-0141 Ιαπωνία – Οσάκα Τηλ: 81-6-6152-7160 Ιαπωνία – Τόκιο Τηλ: 81-3-6880- 3770 Κορέα – Daegu Τηλ: 82-53-744-4301 Κορέα – Σεούλ Τηλ: 82-2-554-7200 Μαλαισία - Κουάλα Λουμπούρ Τηλ: 60-3-7651-7906 Μαλαισία – Πενάνγκ Τηλ: 60-4-227-8870 Φιλιππίνες – Μανίλα Τηλ: 63-2-634-9065 Σιγκαπούρη Τηλ: 65-6334-8870 Ταϊβάν – Χσιν Τσου Τηλ: 886-3-577-8366 Ταϊβάν – Καοσιούνγκ Τηλ: 886-7-213-7830 Ταϊβάν - Ταϊπέι Τηλ: 886-2-2508-8600 Ταϊλάνδη – Μπανγκόκ Τηλ: 66-2-694-1351 Βιετνάμ – Χο Τσι Μινχ Τηλ: 84-28-5448-2100	Αυστρία – Γουέλς Τηλ: 43-7242-2244-39 Φαξ: 43-7242-2244-393 Δανία – Κοπεγχάγη Τηλ: 45-4485-5910 Φαξ: 45-4485-2829 Φινλανδία – Espoo Τηλ: 358-9-4520-820 Γαλλία – Παρίσι Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Γερμανία – Garching Τηλ: 49-8931-9700 Γερμανία – Χάαν Τηλ: 49-2129-3766400 Γερμανία – Χάιλμπρον Τηλ: 49-7131-72400 Γερμανία – Καρλσρούη Τηλ: 49-721-625370 Γερμανία – Μόναχο Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Γερμανία – Ρόζενχαϊμ Τηλ: 49-8031-354-560 Ισραήλ – Χοντ Χασαρόν Τηλ: 972-9-775-5100 Ιταλία – Μιλάνο Τηλ: 39-0331-742611 Φαξ: 39-0331-466781 Ιταλία – Πάδοβα Τηλ: 39-049-7625286 Ολλανδία – Drunen Τηλ: 31-416-690399 Φαξ: 31-416-690340 Νορβηγία – Τρόντχαϊμ Τηλ: 47-72884388 Πολωνία – Βαρσοβία Τηλ: 48-22-3325737 Ρουμανία – Βουκουρέστι Tel: 40-21-407-87-50 Ισπανία - Μαδρίτη Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Σουηδία – Γκέτεμπεργκ Tel: 46-31-704-60-40 Σουηδία – Στοκχόλμη Τηλ: 46-8-5090-4654 Ηνωμένο Βασίλειο – Wokingham Τηλ: 44-118-921-5800 Φαξ: 44-118-921-5820

Έγγραφα / Πόροι

ΜΙΚΡΟΤΣΙΠ DS00004807F Οικογένεια PolarFire FPGA Προσαρμοσμένη Ροή [pdf] Οδηγός χρήστη DS00004807F Προσαρμοσμένη Ροή FPGA Οικογένειας PolarFire, DS00004807F, Προσαρμοσμένη Ροή FPGA Οικογένειας PolarFire, Προσαρμοσμένη Ροή FPGA Οικογένειας, Προσαρμοσμένη Ροή, Ροή

Αναφορές

• Εγχειρίδιο χρήστη