MICROCHIP Core16550 Παγκόσμιος Ασύγχρονος Δέκτης-Πομπός
Εισαγωγή
Το Core16550 είναι ένας τυπικός Universal Asynchronous Receiver-Transmitter (UART) που διασφαλίζει τη συμβατότητα λογισμικού με την ευρέως χρησιμοποιούμενη συσκευή 16550. Χειρίζεται τη μετατροπή δεδομένων από σειριακή σε παράλληλη πηγή για εισόδους από μόντεμ ή άλλες σειριακές συσκευές και εκτελεί μετατροπή από παράλληλη σε σειριακή πηγή για δεδομένα που αποστέλλονται από την CPU σε αυτές τις συσκευές.
Κατά τη διάρκεια της μετάδοσης, τα δεδομένα εγγράφονται παράλληλα στην ενδιάμεση μνήμη FIFO (transmitt First-In, First-Out) του UART. Στη συνέχεια, τα δεδομένα σειριοποιούνται για έξοδο. Κατά τη λήψη, το UART μετατρέπει τα εισερχόμενα σειριακά δεδομένα σε παράλληλα και επιτρέπει την εύκολη πρόσβαση για τον επεξεργαστή.
Μια τυπική εφαρμογή του 16550 UART απεικονίζεται στο ακόλουθο σχήμα.
Σχήμα 1. Τυπική εφαρμογή 16550
Πίνακας 1. Σύνοψη Core16550
Βασικά Χαρακτηριστικά
Τα βασικά χαρακτηριστικά του Core16550 είναι τα εξής:
- Ο πομπός και ο δέκτης έχουν προσωρινά αποθηκευμένο FIFO έως και 16 byte για να μειωθεί ο αριθμός των διακοπών που παρουσιάζονται στην CPU.
- Προσθέτει ή αφαιρεί τυπικά bit ασύγχρονης επικοινωνίας (Έναρξη, Διακοπή και Ισοτιμία).
- Ανεξάρτητα ελεγχόμενες διακοπές μετάδοσης, λήψης, κατάστασης γραμμής και συνόλου δεδομένων
- Προγραμματιζόμενη γεννήτρια baud
- Λειτουργίες ελέγχου μόντεμ (CTSn, RTSn, DSRn, DTRn, RIn και DCDn).
- Προηγμένη διεπαφή εγγραφής περιφερειακού διαύλου (APB).
Διακοπείσες λειτουργίες
Η υποστήριξη για τη Γλώσσα Περιγραφής Υλικού (VHDL) Ολοκληρωμένων Κυκλωμάτων Πολύ Υψηλής Ταχύτητας (VHSIC) θα διακοπεί από αυτήν την έκδοση.
Πληροφορίες αρχείου καταγραφής αλλαγών Core16550
Αυτή η ενότητα παρέχει μια περιεκτική overview των νέων ενσωματωμένων χαρακτηριστικών, ξεκινώντας από την πιο πρόσφατη έκδοση.
| Εκδοχή | Τι νέο υπάρχει |
| Core16550 v3.4 | Το Core16550 χρησιμοποιεί τη λέξη-κλειδί system verilog "break" ως όνομα μητρώου, η οποία προκαλούσε πρόβλημα συντακτικού σφάλματος. Η λέξη-κλειδί αντικαθίσταται με άλλο όνομα για την επίλυση αυτού του προβλήματος.
Προστέθηκε υποστήριξη για την οικογένεια PolarFire® |
| Core16550 v3.3 | Προστέθηκε υποστήριξη οικογένειας FPGA (RTG4™) με αντοχή στην ακτινοβολία |
- Περιγραφή λειτουργικού μπλοκ (Υποβολή ερώτησης)
Αυτή η ενότητα παρέχει μια σύντομη περιγραφή για κάθε στοιχείο του εσωτερικού διαγράμματος μπλοκ, όπως φαίνεται στο ακόλουθο σχήμα.
Σχήμα 1-1. Διάγραμμα μπλοκ Core16550
Στοιχεία του Εσωτερικού Διαγράμματος Μπλοκ (Υποβολή Ερώτησης)
Η ακόλουθη ενότητα παρέχει πληροφορίες σχετικά με τα στοιχεία του εσωτερικού διαγράμματος μπλοκ.
- RWControl (Υποβολή ερώτησης)
Το μπλοκ RWControl είναι υπεύθυνο για τον χειρισμό των επικοινωνιών με την πλευρά του επεξεργαστή (παράλληλη) του συστήματος. Όλη η εγγραφή και η ανάγνωση των εσωτερικών καταχωρητών ολοκληρώνεται μέσω αυτού του μπλοκ. - UART_Reg (Υποβολή ερώτησης)
Το μπλοκ UART_Reg περιέχει όλους τους εσωτερικούς καταχωρητές της συσκευής. - RXBlock (Υποβολή ερώτησης)
Αυτό είναι το μπλοκ δέκτη. Το RXBlock λαμβάνει την εισερχόμενη σειριακή λέξη. Είναι προγραμματιζόμενο να αναγνωρίζει πλάτη δεδομένων, όπως 5, 6, 7 ή 8 bit, διάφορες ρυθμίσεις ισοτιμίας, όπως άρτια, περιττή ή μηδενική ισοτιμία, και διαφορετικά bit τερματισμού, όπως 1, 1½ και 2 bit. Το RXBlock ελέγχει για σφάλματα στη ροή δεδομένων εισόδου, όπως σφάλματα υπέρβασης, σφάλματα πλαισίου, σφάλματα ισοτιμίας και σφάλματα διακοπής. Εάν η εισερχόμενη λέξη δεν παρουσιάζει προβλήματα, τοποθετείται στο FIFO του δέκτη. - Έλεγχος Διακοπής (Υποβολή Ερώτησης)
Το μπλοκ Ελέγχου Διακοπής στέλνει ένα σήμα διακοπής πίσω στον επεξεργαστή, ανάλογα με την κατάσταση του FIFO και τα δεδομένα που λαμβάνει και μεταδίδει. Ο καταχωρητής Αναγνώρισης Διακοπής παρέχει το επίπεδο της διακοπής. Οι διακοπές αποστέλλονται για κενά buffer μετάδοσης/παραλαβής (ή FIFO), σφάλμα στη λήψη ενός χαρακτήρα ή άλλες συνθήκες που απαιτούν την προσοχή του επεξεργαστή. - Γεννήτρια ρυθμού Baud (Υποβολή ερώτησης)
Αυτό το μπλοκ λαμβάνει την είσοδο PCLK και τη διαιρεί με μια προγραμματισμένη τιμή (από 1 έως 216 – 1). Το αποτέλεσμα διαιρείται με το 16 για να δημιουργηθεί το ρολόι μετάδοσης (BAUDOUT). - TXBlock (Υποβολή ερώτησης)
Το μπλοκ Μετάδοσης χειρίζεται τη μετάδοση δεδομένων που εγγράφονται στο FIFO Μετάδοσης. Προσθέτει τα απαιτούμενα bit Έναρξης, Ισοτιμίας και Διακοπής στα δεδομένα που μεταδίδονται, ώστε η συσκευή λήψης να μπορεί να κάνει τον σωστό χειρισμό και λήψη σφαλμάτων.
Διεπαφή Λογισμικού (Υποβολή Ερώτησης)
Οι ορισμοί και οι αντιστοιχίσεις διευθύνσεων των καταχωρητών Core16550 περιγράφονται σε αυτήν την ενότητα. Ο παρακάτω πίνακας δείχνει τη σύνοψη των καταχωρητών Core16550.
| PADDR[4:0]
(Διεύθυνση) |
Διαχωριστικό μάνταλο πρόσβασης Bit1
(DLAB) |
Ονομα | Σύμβολο | Προεπιλεγμένη (επαναφορά) τιμή | Αριθμός Bits | Διαβάστε/Γράψτε |
| 00 | 0 | Μητρώο προσωρινής μνήμης δέκτη | RBR | XX | 8 | R |
| 00 | 0 | Μητρώο Αποθήκευσης Πομπών | ΘΡ | XX | 8 | W |
| 00 | 1 | Διαιρέτης Κλειδώματος (LSB) | DLR | 01h | 8 | R/W |
| 04 | 1 | Διαχωριστικό μάνδαλο (MSB) | DMR | 00h | 8 | R/W |
| 04 | 0 | Διακοπή Ενεργοποίηση εγγραφής | IER | 00h | 8 | R/W |
| 08 | X | Μητρώο αναγνώρισης διακοπής | IIR | C1 ώρες | 8 | R |
| 08 | X | Μητρώο ελέγχου FIFO | FCR | 01h | 8 | W |
| 0C | X | Μητρώο ελέγχου γραμμής | LCR | 00h | 8 | R/W |
| 10 | X | Μητρώο ελέγχου μόντεμ | MCR | 00h | 8 | R/W |
| 14 | X | Μητρώο κατάστασης γραμμής | LSR | 60h | 8 | R |
| 18 | X | Μητρώο κατάστασης μόντεμ | MSR | 00h | 8 | R |
| 1C | X | Μητρώο Ξυστό | SR | 00h | 8 | R/W |
Σπουδαίος
Το DLAB είναι το MSB του καταχωρητή ελέγχου γραμμής (LCR bit 7).
Μητρώο προσωρινής μνήμης δέκτη (Υποβολή ερώτησης)
Ο καταχωρητής ενδιάμεσης μνήμης δέκτη ορίζεται στον ακόλουθο πίνακα.
Πίνακας 1-2. Μητρώο ενδιάμεσης μνήμης δέκτη (Μόνο για ανάγνωση)—Διεύθυνση 0 DLAB 0
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 7..0 | RBR | XX | 0..FFh | Ληφθέντα bit δεδομένων. Το bit 0 είναι το LSB και είναι το πρώτο bit που ελήφθη. |
Μητρώο Αποθήκευσης Πομπού (Υποβολή Ερώτησης)
Ο καταχωρητής συγκράτησης πομπού ορίζεται στον ακόλουθο πίνακα.
Πίνακας 1-3. Μητρώο συγκράτησης πομπού—Μόνο εγγραφή
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 7..0 | ΘΡ | XX | 0..FFh | Για τη μετάδοση bit δεδομένων. Το bit 0 είναι το LSB και μεταδίδεται πρώτο. |
Μητρώο ελέγχου FIFO (Υποβολή ερώτησης)
Ο καταχωρητής ελέγχου FIFO ορίζεται στον ακόλουθο πίνακα.
| Bits (7:0) | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 0 | 1 | 0, 1 | Ενεργοποιεί τα FIFO τόσο του πομποδέκτη (Tx) όσο και του δέκτη (Rx). Αυτό το bit πρέπει να οριστεί σε 1 όταν εγγράφονται άλλα bit FCR, διαφορετικά δεν θα προγραμματιστούν.
0: Απενεργοποιημένο 1: Ενεργοποιημένο |
| 1 | 0 | 0, 1 | Διαγράφει όλα τα bytes στο Rx FIFO και επαναφέρει τη λογική του μετρητή του. Ο καταχωρητής Shift δεν διαγράφεται.
0: Απενεργοποιημένο 1: Ενεργοποιημένο |
| 2 | 0 | 0, 1 | Διαγράφει όλα τα bytes στο Tx FIFO και επαναφέρει τη λογική του μετρητή του. Ο καταχωρητής Shift δεν διαγράφεται.
0: Απενεργοποιημένο 1: Ενεργοποιημένο |
| 3 | 0 | 0, 1 | 0: Μονή μεταφορά DMA: Μεταφορά που πραγματοποιείται μεταξύ κύκλων διαύλου CPU
1: DMA πολλαπλής μεταφοράς: Μεταφορές που πραγματοποιούνται μέχρι να αδειάσει το Rx FIFO ή να συμπληρωθεί το FIFO μετάδοσης του Διαχειριστή Συστήματος Μεταφοράς (TSO) (XMIT). Το FCR[0] πρέπει να οριστεί σε 1 για να οριστεί το FCR[3] σε 1. |
| 4, 5 | 0 | 0, 1 | Επιφυλάσσεται για μελλοντική χρήση. |
| 6, 7 | 0 | 0, 1 | Αυτά τα bits χρησιμοποιούνται για να ορίσουν το επίπεδο ενεργοποίησης για τη διακοπή Rx FIFO. 7 6 Επίπεδο ενεργοποίησης Rx FIFO (bytes)
0 0 01 0 1 04 1 0 08 1 1 14 |
Οι καταχωρητές ελέγχου διαιρέτη (Υποβάλετε μια ερώτηση)
Το ρολόι ρυθμού Baud (BR) παράγεται διαιρώντας το ρολόι αναφοράς εισόδου (PCLK) με το 16 και την τιμή του διαιρέτη.
Ο παρακάτω πίνακας παραθέτει μια πρώηνample τιμών διαιρέτη για το επιθυμητό BR όταν χρησιμοποιείται ρολόι αναφοράς 18.432 MHz.
Πίνακας 1-5. Διαιρέτης ασφάλισης (LS και MS)
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 7..0 | DLR | 01h | 01..FFh | Το LSB της τιμής του διαιρέτη |
| 7..0 | DMR | 00h | 00..FFh | Το MSB της τιμής του διαιρέτη |
Πίνακας 1-6. Ρυθμοί Baud και τιμές διαιρέτη για ρολόι αναφοράς 18.432 MHz
| Ρυθμός Baud | Δεκαδικός Διαιρέτης (Τιμή Διαιρέτη) | Ποσοστό σφάλματος |
| 50 | 23040 | 0.0000% |
| 75 | 15360 | 0.0000% |
| 110 | 10473 | –0.2865% |
| 134.5 | 8565 | 0.0876% |
| 150 | 7680 | 0.0000% |
| 300 | 3840 | 0.0000% |
| 600 | 1920 | 0.0000% |
| 1,200 | 920 | 4.3478% |
| 1,800 | 640 | 0.0000% |
| Ρυθμός Baud | Δεκαδικός Διαιρέτης (Τιμή Διαιρέτη) | Ποσοστό σφάλματος |
| 2,000 | 576 | 0.0000% |
| 2,400 | 480 | 0.0000% |
| 3,600 | 320 | 0.0000% |
| 4,800 | 240 | 0.0000% |
| 7,200 | 160 | 0.0000% |
| 9,600 | 120 | 0.0000% |
| 19,200 | 60 | 0.0000% |
| 38,400 | 30 | 0.0000% |
| 56,000 | 21 | –2.0408% |
Διακοπή Ενεργοποίηση Εγγραφής (Υποβολή ερώτησης)
Ο καταχωρητής ενεργοποίησης διακοπής ορίζεται στον ακόλουθο πίνακα.
Πίνακας 1-7. Μητρώο ενεργοποίησης διακοπής
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρη Πολιτεία | Λειτουργία |
| 0 | ERBFI | 0 | 0, 1 | Ενεργοποιεί τη λειτουργία «Διακοπή Διαθέσιμων Δεδομένων Λήψης» 0: Απενεργοποιημένο
1: Ενεργοποιημένο |
| 1 | ΕΤΒΕΙ | 0 | 0, 1 | Ενεργοποιεί τη λειτουργία «Διακοπή κενού μητρώου συγκράτησης πομπού» 0: Απενεργοποιημένο
1: Ενεργοποιημένο |
| 2 | ΕΛΣΙ | 0 | 0, 1 | Ενεργοποιεί τη «Διακοπή κατάστασης γραμμής δέκτη» 0: Απενεργοποιημένο
1: Ενεργοποιημένο |
| 3 | ΕΔΣΣΙ | 0 | 0, 1 | Ενεργοποιεί τη λειτουργία «Διακοπή κατάστασης μόντεμ» 0: Απενεργοποιημένο
1: Ενεργοποιημένο |
| 7..4 | Ρεζερβέ | 0 | 0 | Πάντα 0 |
Μητρώο Ταυτοποίησης Διακοπής (Υποβολή Ερώτησης)
Ο καταχωρητής αναγνώρισης διακοπής παρατίθεται στον ακόλουθο πίνακα. Πίνακας 1-8. Καταχωρητής αναγνώρισης διακοπής
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 3..0 | IIR | 1h | 0..Ch | Διακοπή bit αναγνώρισης. |
| 5..4 | Ρεζερβέ | 00 | 00 | Πάντα 00 |
| 7..6 | Τρόπος | 11 | 11 | 11: Λειτουργία FIFO |
Το πεδίο μητρώου Αναγνώρισης Διακοπής ορίζεται στον ακόλουθο πίνακα.
Πίνακας 1-9. Πεδίο μητρώου αναγνώρισης διακοπής (IIR)
| Τιμή IIR [3:0)] | Επίπεδο Προτεραιότητας | Τύπος διακοπής | Πηγή διακοπής | Διακοπή Επαναφοράς Ελέγχου |
| 0110 | Υψιστος | Κατάσταση γραμμής δέκτη | Σφάλμα υπέρβασης, σφάλμα ισοτιμίας, σφάλμα πλαισίωσης ή διακοπή διακοπής | Ανάγνωση του καταχωρητή κατάστασης γραμμής |
| 0100 | Δεύτερος | Ληφθέντα δεδομένα διαθέσιμα | Διαθέσιμα δεδομένα δέκτη | Η ανάγνωση του καταχωρητή Buffer του δέκτη ή του FIFO πέφτει κάτω από το επίπεδο ενεργοποίησης |
| Τραπέζι 1-9. Πεδίο Μητρώου Αναγνώρισης Διακοπής (IIR) (συνέχεια) | ||||
| Τιμή IIR [3:0)] | Επίπεδο Προτεραιότητας | Τύπος διακοπής | Πηγή διακοπής | Διακοπή Επαναφοράς Ελέγχου |
| 1100 | Δεύτερος | Ένδειξη χρονικού ορίου χαρακτήρων | Δεν διαβάζονται χαρακτήρες από το Rx FIFO κατά τη διάρκεια των τελευταίων τεσσάρων χρόνων εισαγωγής χαρακτήρων και υπήρχε τουλάχιστον ένας χαρακτήρας σε αυτό το χρονικό διάστημα. | Ανάγνωση του καταχωρητή buffer του δέκτη |
| 0010 | Τρίτος | Μητρώο συγκράτησης πομπού κενό | Μητρώο συγκράτησης πομπού κενό | Ανάγνωση του IIR ή εγγραφή στο μητρώο συγκράτησης πομπού |
| 0000 | Τέταρτος | Κατάσταση μόντεμ | Εκκαθάριση για αποστολή, Σύνολο δεδομένων έτοιμο, Ένδειξη κουδουνίσματος ή Εντοπισμός φορέα δεδομένων | Ανάγνωση του μητρώου Modern Status |
Μητρώο ελέγχου γραμμής (Υποβολή ερώτησης)
Ο καταχωρητής ελέγχου γραμμής παρατίθεται στον ακόλουθο πίνακα. Πίνακας 1-10. Καταχωρητής ελέγχου γραμμής
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 1..0 | WLS | 0 | 0..3h | Επιλογή μήκους λέξης 00: 5 bits
01: 6 bit 10: 7 bit 11: 8 bit |
| 2 | STB | 0 | 0, 1 | Αριθμός bit διακοπής 0: 1 bit διακοπής
1: 1½ bit διακοπής όταν WLS = 00 2: Bit διακοπής σε άλλες περιπτώσεις |
| 3 | ΣΤΥΛΟ | 0 | 0, 1 | Ενεργοποίηση ισοτιμίας 0: Απενεργοποιημένο
1: Ενεργοποιημένο. Η ισοτιμία προστίθεται κατά την αποστολή και ελέγχεται κατά τη λήψη. |
| 4 | EPS | 0 | 0, 1 | Επιλογή ισοτιμίας ζυγού 0: Μονή ισοτιμία
1: Άρτια ισοτιμία |
| 5 | SP | 0 | 0, 1 | Ισοτιμία ραβδιού 0: Απενεργοποιημένο
1: Ενεργοποιημένο Ακολουθούν οι λεπτομέρειες ισοτιμίας, όταν είναι ενεργοποιημένη η ισοτιμία stick: Bits 4..3 Το 11:0 θα σταλεί ως bit ισοτιμίας και θα ελεγχθεί κατά τη λήψη. Το 01:1 θα σταλεί ως bit ισοτιμίας και θα ελεγχθεί κατά τη λήψη. |
| 6 | SB | 0 | 0, 1 | Ορισμός διακοπής 0: Απενεργοποιημένο
1: Ορισμός διακοπής. Το SOUT επιβάλλεται στο 0. Αυτό δεν έχει καμία επίδραση στη λογική του πομπού. Η διακοπή απενεργοποιείται ορίζοντας το bit στο 0. |
| 7 | DLAB | 0 | 0, 1 | Διαχωριστικό μάνταλο πρόσβασης Bit
0: Απενεργοποιημένο. Χρησιμοποιείται η κανονική λειτουργία διευθυνσιοδότησης. 1: Ενεργοποιημένο. Επιτρέπει την πρόσβαση στους καταχωρητές Divisor Latch κατά τη διάρκεια της λειτουργίας ανάγνωσης ή εγγραφής στη διεύθυνση 0 και 1. |
Μητρώο ελέγχου μόντεμ (Υποβολή ερώτησης)
Ο καταχωρητής ελέγχου μόντεμ παρατίθεται στον ακόλουθο πίνακα.
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 0 | DTR | 0 | 0, 1 | Ελέγχει την έξοδο Data Terminal Ready (DTRn). 0: DTRn <= 1
1: DTRn <= 0 |
| 1 | RTS | 0 | 0, 1 | Ελέγχει την έξοδο Αίτησης Αποστολής (RTSn). 0: RTSn <= 1
1: RTSn <= 0 |
| 2 | Έξω 1 | 0 | 0, 1 | Ελέγχει το σήμα Output1 (OUT1n). 0: OUT1n <= 1
1: OUT1n <= 0 |
| 3 | Έξω 2 | 0 | 0, 1 | Ελέγχει το σήμα Output2 (OUT2n). 0: OUT2n <= 1
1: OUT2n <= 0 |
| 4 | Βρόχος | 0 | 0, 1 | Bit ενεργοποίησης βρόχου 0: Απενεργοποιημένο
1: Ενεργοποιημένο. Στη λειτουργία βρόχου συμβαίνουν τα ακόλουθα: Το SOUT έχει οριστεί σε 1. Οι είσοδοι SIN, DSRn, CTSn, RIn και DCDn είναι αποσυνδεδεμένες. Η έξοδος του καταχωρητή μετατόπισης πομπού επανασυνδέεται στον καταχωρητή μετατόπισης δέκτη. Οι έξοδοι ελέγχου μόντεμ (DTRn, RTSn, OUT1n και OUT2n) είναι συνδεδεμένο εσωτερικά στις εισόδους ελέγχου του μόντεμ και οι ακροδέκτες εξόδου ελέγχου του μόντεμ έχουν οριστεί στο 1. Σε λειτουργία Loopback, τα μεταδιδόμενα δεδομένα λαμβάνονται αμέσως, επιτρέποντας στην CPU να ελέγξει τη λειτουργία του UART. Οι διακοπές λειτουργούν σε λειτουργία Loop. |
| 7..4 | Ρεζερβέ | 0h | 0 | Ρεζερβέ |
Μητρώο Κατάστασης Γραμμής (Υποβολή Ερώτησης)
Ο καταχωρητής κατάστασης γραμμής ορίζεται στον ακόλουθο πίνακα.
Πίνακας 1-12. Μητρώο κατάστασης γραμμής—Μόνο για ανάγνωση
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 0 | DR | 0 | 0, 1 | Ένδειξη ετοιμότητας δεδομένων
1 όταν ένα byte δεδομένων έχει ληφθεί και αποθηκευτεί στο buffer λήψης ή στο FIFO. Το DR απενεργοποιείται στο 0 όταν η CPU διαβάζει τα δεδομένα από το buffer λήψης ή το FIFO. |
| 1 | OE | 0 | 0, 1 | Ένδειξη σφάλματος υπέρβασης
Υποδεικνύει ότι το νέο byte ελήφθη πριν η CPU διαβάσει το byte από το buffer λήψης και ότι το προηγούμενο byte δεδομένων καταστρέφεται. Το OE διαγράφεται όταν η CPU διαβάζει τον καταχωρητή κατάστασης γραμμής. Εάν τα δεδομένα συνεχίσουν να γεμίζουν το FIFO πέρα από το επίπεδο ενεργοποίησης, παρουσιάζεται σφάλμα υπερφόρτωσης μόλις το FIFO γεμίσει και ο επόμενος χαρακτήρας έχει πλήρως καταχωρηθεί. λαμβάνεται στον καταχωρητή Shift. Ο χαρακτήρας στον καταχωρητή Shift αντικαθίσταται, αλλά δεν μεταφέρεται στο FIFO. |
| 2 | PE | 0 | 0, 1 | Ένδειξη σφάλματος ισοτιμίας
Υποδεικνύει ότι το byte που ελήφθη είχε σφάλμα ισοτιμίας. Το PE διαγράφεται όταν η CPU διαβάζει τον καταχωρητή κατάστασης γραμμής. Αυτό το σφάλμα αποκαλύπτεται στην CPU όταν ο σχετικός χαρακτήρας βρίσκεται στην κορυφή του FIFO. |
| 3 | FE | 0 | 0, 1 | Ένδειξη σφάλματος πλαισίου
Υποδεικνύει ότι το ληφθέν byte δεν είχε έγκυρο bit Stop. Το FE διαγράφεται όταν η CPU διαβάζει τον καταχωρητή Line Status. Το UART θα προσπαθήσει να επανασυγχρονιστεί μετά από ένα σφάλμα πλαισίωσης. Για να το κάνει αυτό, υποθέτει ότι το σφάλμα πλαισίωσης οφειλόταν στο επόμενο bit έναρξης, επομένως είναιampΡυθμίζει αυτό το bit έναρξης δύο φορές και στη συνέχεια ξεκινά τη λήψη των δεδομένων. Αυτό το σφάλμα αποκαλύπτεται στην CPU όταν ο σχετικός χαρακτήρας βρίσκεται στην κορυφή του FIFO. |
| Πίνακας 1-12. Μητρώο κατάστασης γραμμής—Μόνο για ανάγνωση (συνέχεια) | ||||
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 4 | BI | 0 | 0, 1 | Ένδειξη διακοπής
Υποδεικνύει ότι τα ληφθέντα δεδομένα βρίσκονται στο 0, δηλαδή σε χρόνο μεγαλύτερο από έναν χρόνο μετάδοσης πλήρους λέξης (bit έναρξης) + Bits δεδομένων + Parity + bits διακοπής). Το BI διαγράφεται όταν η CPU διαβάζει τον καταχωρητή κατάστασης γραμμής. Αυτό το σφάλμα αποκαλύπτεται στην CPU όταν ο σχετικός χαρακτήρας βρίσκεται στην κορυφή του FIFO. Όταν παρουσιάζεται διακοπή, μόνο ένας μηδενικός χαρακτήρας φορτώνεται στο FIFO. |
| 5 | ΤΡΙΑ | 1 | 0, 1 | Ένδειξη κενού μητρώου συγκράτησης πομπού (THRE)
Υποδεικνύει ότι το UART είναι έτοιμο να μεταδώσει ένα νέο byte δεδομένων. Το THRE προκαλεί διακοπή στην CPU όταν το bit 1 (ETBEI) στον καταχωρητή Interrupt Enable είναι 1. Αυτό το bit ορίζεται όταν το TX FIFO είναι κενό. Διαγράφεται όταν τουλάχιστον ένα byte γράφεται στο TX FIFO. |
| 6 | TEMT | 1 | 0, 1 | Ένδειξη κενού πομπού
Αυτό το bit ορίζεται σε 1 όταν τόσο ο καταχωρητής FIFO του πομπού όσο και ο καταχωρητής Shift είναι άδειοι. |
| 7 | ΦΙΕΡ | 0 | 1 | Αυτό το bit ορίζεται όταν υπάρχει τουλάχιστον ένα σφάλμα ισοτιμίας, σφάλμα πλαισίωσης ή ένδειξη διακοπής στο FIFO. Το FIER διαγράφεται όταν η CPU διαβάζει το LSR εάν δεν υπάρχουν επόμενα σφάλματα στο FIFO. |
Μητρώο κατάστασης μόντεμ (Υποβολή ερώτησης)
Ο καταχωρητής κατάστασης μόντεμ παρατίθεται στον παρακάτω πίνακα.
Πίνακας 1-13. Μητρώο κατάστασης μόντεμ—Μόνο για ανάγνωση
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Έγκυρες Πολιτείες | Λειτουργία |
| 0 | DCTS | 0 | 0, 1 | Ένδειξη Delta Clear to Send.
Υποδεικνύει ότι η είσοδος CTSn έχει αλλάξει κατάσταση από την τελευταία φορά που διαβάστηκε από την CPU. |
| 1 | DDSR | 0 | 0, 1 | Ένδειξη ετοιμότητας συνόλου δεδομένων Δέλτα
Υποδεικνύει ότι η είσοδος DSRn έχει αλλάξει κατάσταση από την τελευταία φορά που διαβάστηκε από την CPU. |
| 2 | TERI | 0 | 0, 1 | Ανιχνευτής ένδειξης ουραίου άκρου δακτυλίου. Υποδεικνύει ότι η είσοδος RI έχει αλλάξει από 0 σε 1. |
| 3 | DDCD | 0 | 0, 1 | Ένδειξη ανίχνευσης φορέα δεδομένων Δέλτα Υποδεικνύει ότι η είσοδος DCD έχει αλλάξει κατάσταση.
Σημείωση: Κάθε φορά που το bit 0, 1, 2 ή 3 ορίζεται σε 1, δημιουργείται μια διακοπή κατάστασης μόντεμ. |
| 4 | CTS | 0 | 0, 1 | Εκκαθάριση για αποστολή
Το συμπλήρωμα της εισόδου CTSn. Όταν το bit 4 του Modem Control Register (MCR) έχει οριστεί σε 1 (βρόχος), αυτό το bit ισοδυναμεί με το DTR στο MCR. |
| 5 | DSR | 0 | 0, 1 | Έτοιμο σύνολο δεδομένων
Το συμπλήρωμα της εισόδου DSR. Όταν το bit 4 του MCR έχει οριστεί σε 1 (βρόχος), αυτό το bit ισοδυναμεί με το RTSn στο MCR. |
| 6 | RI | 0 | 0, 1 | Ένδειξη δακτυλίου
Το συμπλήρωμα της εισόδου RIn. Όταν το bit 4 του MCR έχει οριστεί σε 1 (βρόχος), αυτό το bit ισοδυναμεί με το OUT1 στο MCR. |
| 7 | DCD | 0 | 0, 1 | Ανίχνευση φορέα δεδομένων
Το συμπλήρωμα της εισόδου DCDn. Όταν το bit 4 του MCR έχει οριστεί σε 1 (βρόχος), αυτό το bit ισοδυναμεί με το OUT2 στο MCR. |
Μητρώο Ξυστό (Υποβολή Ερώτησης)
Ο καταχωρητής Scratch ορίζεται στον ακόλουθο πίνακα.
| Bits | Ονομα | Προεπιλεγμένη κατάσταση | Λειτουργία |
| 7..0 | SCR | 00h | Μητρώο ανάγνωσης/εγγραφής για την CPU. Δεν επηρεάζεται η λειτουργία του UART. |
Ροές Εργαλείων (Υποβάλετε μια Ερώτηση)
Αυτή η ενότητα παρέχει λεπτομέρειες σχετικά με τη ροή των εργαλείων.
SmartDesign (Κάντε μια ερώτηση)
Το Core16550 είναι διαθέσιμο για λήψη στο περιβάλλον σχεδιασμού ανάπτυξης IP SmartDesign. Ο πυρήνας διαμορφώνεται χρησιμοποιώντας το γραφικό περιβάλλον χρήστη διαμόρφωσης εντός του SmartDesign, δείτε το παρακάτω σχήμα.
Για πληροφορίες σχετικά με τον τρόπο χρήσης του SmartDesign για τη δημιουργία, τη διαμόρφωση, τη σύνδεση και τη δημιουργία πυρήνων, ανατρέξτε στον Οδηγό χρήστη του SmartDesign.
Σχήμα 2-1. Διαμόρφωση Core16550
Ροές Προσομοίωσης (Υποβάλετε μια Ερώτηση)
Το user testbench για το Core16550 περιλαμβάνεται σε όλες τις εκδόσεις.
Για να εκτελέσετε προσομοιώσεις, επιλέξτε την επιλογή Ροή User Testbench στο SmartDesign και κάντε κλικ στην επιλογή Δημιουργία Σχεδίασης στο μενού SmartDesign. Το user testbench επιλέγεται μέσω του γραφικού περιβάλλοντος χρήστη Core Testbench Configuration.
Όταν το SmartDesign δημιουργεί το έργο Libero SoC, εγκαθιστά το user testbench. files.
Για να εκτελέσετε το user testbench, ορίστε τη ρίζα σχεδίασης στην δημιουργία Core16550 στο παράθυρο Libero SoC Design Hierarchy και κάντε κλικ στο εικονίδιο Simulation στο παράθυρο SoC Design Flow. Αυτό καλεί το ModelSim® και εκτελεί αυτόματα την προσομοίωση.
Σύνθεση στο Libero SoC (Υποβολή ερώτησης)
Κάντε κλικ στο εικονίδιο Σύνθεση στο Libero SoC. Εμφανίζεται το παράθυρο Σύνθεση. Το έργο Synplify®. Ρυθμίστε το Synplify ώστε να χρησιμοποιεί το πρότυπο Verilog 2001 εάν χρησιμοποιείται το Verilog. Για να εκτελέσετε τη Σύνθεση, κάντε κλικ στο εικονίδιο Εκτέλεση.
Τοποθέτηση και δρομολόγηση στο Libero SoC (Υποβολή ερώτησης)
Για να ορίσετε κατάλληλα τη διαδρομή σχεδίασης και να εκτελέσετε το Synthesis, κάντε κλικ στο εικονίδιο Layout στο Libero SoC και καλέστε το Designer. Το Core16550 δεν απαιτεί ειδικές ρυθμίσεις θέσης και διαδρομής.
Core16550 (Υποβολή ερώτησης)
Αυτή η ενότητα παρέχει πληροφορίες σχετικά με τις παραμέτρους που χρησιμοποιούνται σε αυτόν τον πυρήνα.
Παράμετροι (Υποβολή ερώτησης)
Το Core16550 δεν υποστηρίζει καμία παράμετρο ανώτατου επιπέδου.
Βασικές Διεπαφές (Υποβάλετε μια Ερώτηση)
Αυτή η ενότητα παρέχει μια σύνοψη εισόδου και εξόδου.
Περιγραφή σήματος εισόδου/εξόδου (Υποβολή ερώτησης)
Παρακάτω παρατίθενται οι ορισμοί εισόδου/εξόδου του Core16550.
| Ονομα | Τύπος | Πόλωση | Περιγραφή |
| PRESETN | Εισαγωγή | Χαμηλός | Κύρια επαναφορά |
| PCLK | Εισαγωγή | — | Κύριο ρολόι
Το PCLK διαιρείται με την τιμή των καταχωρητών Divisor. Το αποτέλεσμα στη συνέχεια διαιρείται με το 16 για να παραχθεί ο ρυθμός baud. Το προκύπτον σήμα είναι το σήμα BAUDOUT. Η ανερχόμενη ακμή αυτού του ακροδέκτη χρησιμοποιείται για τη στροβοσκοπική σήμανση όλων των σημάτων εισόδου και εξόδου. |
| PWRITE | Εισαγωγή | Ψηλά | Ενεργοποίηση εγγραφής/ανάγνωσης APB, ενεργό-υψηλό.
Όταν είναι ΥΨΗΛΗ, τα δεδομένα εγγράφονται στην καθορισμένη θέση διεύθυνσης. Όταν είναι ΧΑΜΗΛΗ, τα δεδομένα διαβάζονται από την καθορισμένη θέση διεύθυνσης. |
| PADDR[4:0] | Εισαγωγή | — | Διεύθυνση APB
Αυτός ο δίαυλος παρέχει τη σύνδεση για την CPU με τη διεύθυνση του καταχωρητή του Core16550 από τον οποίο θα γίνει ανάγνωση ή εγγραφή. |
| PSEL | Εισαγωγή | Ψηλά | Επιλογή APB
Όταν αυτό είναι HIGH μαζί με PENABLE, η ανάγνωση και η εγγραφή στον Core16550 είναι ενεργοποιημένη. |
| PWDATA[7:0] | Εισαγωγή | — | Δίαυλος εισαγωγής δεδομένων
Τα δεδομένα σε αυτόν τον δίαυλο θα εγγραφούν στον καταχωρητή με διεύθυνση κατά τη διάρκεια ενός κύκλου εγγραφής. |
| ΠΟΙΝΟ | Εισαγωγή | Ψηλά | Ενεργοποίηση APB
Όταν αυτό είναι ΥΨΗΛΟ μαζί με PSEL, ενεργοποιείται η ανάγνωση και η εγγραφή στο Core16550. |
| PRDATA[7:0] | Παραγωγή | — | Δίαυλος εξόδου δεδομένων
Αυτός ο δίαυλος διατηρεί την τιμή του καταχωρητή που έχει διευθυνσιοδοτηθεί κατά τη διάρκεια ενός κύκλου ανάγνωσης. |
| CTSn | Εισαγωγή | Χαμηλός | Εκκαθάριση για αποστολή
Αυτό το σήμα χαμηλής ενεργής τάσης είναι μια είσοδος που δείχνει πότε η συνδεδεμένη συσκευή (μόντεμ) είναι έτοιμη να δεχτεί δεδομένα. Το Core16550 μεταδίδει αυτές τις πληροφορίες στην CPU μέσω του καταχωρητή κατάστασης μόντεμ. Αυτός ο καταχωρητής υποδεικνύει επίσης ότι εάν το σήμα CTSn έχει αλλάξει από την τελευταία φορά, ο καταχωρητής έχει διαβαστεί. |
| DSRn | Εισαγωγή | Χαμηλός | Έτοιμο σύνολο δεδομένων
Αυτό το σήμα χαμηλής ενεργής τάσης είναι μια είσοδος που υποδεικνύει πότε η συνδεδεμένη συσκευή (μόντεμ) είναι έτοιμη να δημιουργήσει μια σύνδεση με το Core16550. Το Core16550 μεταδίδει αυτές τις πληροφορίες στην CPU μέσω του καταχωρητή κατάστασης μόντεμ. Αυτός ο καταχωρητής υποδεικνύει επίσης εάν το σήμα DSRn έχει αλλάξει από την τελευταία φορά που διαβάστηκε ο καταχωρητής. |
| DCDn | Εισαγωγή | Χαμηλός | Ανίχνευση φορέα δεδομένων
Αυτό το σήμα χαμηλής ενεργότητας είναι μια είσοδος που υποδεικνύει πότε η συνδεδεμένη συσκευή (μόντεμ) έχει ανιχνεύσει έναν φορέα. Το Core16550 μεταδίδει αυτές τις πληροφορίες στην CPU μέσω του καταχωρητή κατάστασης μόντεμ. Αυτός ο καταχωρητής υποδεικνύει επίσης εάν το σήμα DCDn έχει αλλάξει από την τελευταία φορά που διαβάστηκε ο καταχωρητής. |
| ΑΜΑΡΤΙΑ | Εισαγωγή | — | Δεδομένα σειριακής εισόδου
Αυτά τα δεδομένα μεταδίδονται στον Core16550. Συγχρονίζονται με την ακίδα εισόδου PCLK. |
| RIn | Εισαγωγή | Χαμηλός | Ένδειξη δακτυλίου
Αυτό το σήμα χαμηλής ενεργότητας είναι μια είσοδος που δείχνει πότε η συνδεδεμένη συσκευή (μόντεμ) έχει ανιχνεύσει ένα σήμα κουδουνίσματος στην τηλεφωνική γραμμή. Το Core16550 μεταδίδει αυτές τις πληροφορίες στην CPU μέσω του καταχωρητή κατάστασης μόντεμ. Αυτός ο καταχωρητής υποδεικνύει επίσης πότε ανιχνεύθηκε το πίσω άκρο RIn. |
| ΣΑΤ | Παραγωγή | — | Δεδομένα σειριακής εξόδου
Αυτά τα δεδομένα μεταδίδονται από τον επεξεργαστή Core16550. Συγχρονίζονται με την έξοδο BAUDOUT. |
| RTSn | Παραγωγή | Χαμηλός | Αίτημα για αποστολή
Αυτό το σήμα εξόδου χαμηλής ενεργής τάσης χρησιμοποιείται για να ενημερώσει τη συνδεδεμένη συσκευή (μόντεμ) ότι το Core16550 είναι έτοιμο για αποστολή δεδομένων. Προγραμματίζεται από την CPU μέσω του καταχωρητή ελέγχου μόντεμ. |
| Πίνακας 4-1. Σύνοψη σήματος εισόδου/εξόδου (συνέχεια) | |||
| Ονομα | Τύπος | Πόλωση | Περιγραφή |
| DTRn | Παραγωγή | Χαμηλός | Έτοιμο το τερματικό δεδομένων
Αυτό το σήμα εξόδου χαμηλής τάσης ενημερώνει τη συνδεδεμένη συσκευή (μόντεμ) ότι το Core16550 είναι έτοιμο να δημιουργήσει μια σύνδεση επικοινωνίας. Προγραμματίζεται από την CPU μέσω του καταχωρητή ελέγχου μόντεμ. |
| OUT1n | Παραγωγή | Χαμηλός | Έξοδος 1
Αυτή η έξοδος active-low είναι ένα σήμα που ορίζεται από τον χρήστη. Η CPU προγραμματίζει αυτό το σήμα μέσω του καταχωρητή ελέγχου μόντεμ και έχει οριστεί στην αντίθετη τιμή. |
| OUT2n | Παραγωγή | Χαμηλός | Έξοδος 2
Αυτό το σήμα εξόδου ενεργής χαμηλής τάσης είναι ένα σήμα που ορίζεται από τον χρήστη. Προγραμματίζεται από την CPU μέσω του καταχωρητή ελέγχου μόντεμ και έχει οριστεί στην αντίθετη τιμή. |
| INTR | Παραγωγή | Ψηλά | Διακοπή σε εκκρεμότητα
Αυτό το σήμα εξόδου υψηλής ενεργητικότητας είναι το σήμα εξόδου διακοπής από το Core16550. Είναι προγραμματισμένο να ενεργοποιείται σε ορισμένα συμβάντα, ενημερώνοντας την CPU ότι έχει συμβεί ένα τέτοιο συμβάν (για περισσότερες λεπτομέρειες, ανατρέξτε στο Interrupt Identification Register). Στη συνέχεια, η CPU λαμβάνει τα κατάλληλα μέτρα. |
| BAUDOUTn | Παραγωγή | Χαμηλός | Έξοδος Baud
Αυτό είναι ένα σήμα ρολογιού εξόδου που προέρχεται από το ρολόι εισόδου για τον συγχρονισμό της ροής δεδομένων εξόδου από το SOUT. |
| RXRDYN | Παραγωγή | Χαμηλός | Δέκτης έτοιμος για λήψη μεταδόσεων.
Η CPU υποδεικνύεται από αυτό το σήμα εξόδου χαμηλής ενεργότητας ότι το τμήμα δέκτη του Core16550 είναι διαθέσιμο για ανάγνωση δεδομένων. |
| TXRDYN | Παραγωγή | Χαμηλός | Πομπός έτοιμος για μετάδοση δεδομένων.
Αυτό το σήμα χαμηλής ενεργότητας υποδεικνύει στην CPU ότι το τμήμα πομπού του Core16550 έχει χώρο για την εγγραφή δεδομένων για μετάδοση. |
| rxfifo_empty | Παραγωγή | Ψηλά | Λάβετε FIFO άδειο.
Αυτό το σήμα γίνεται ΥΨΗΛΟ όταν το FIFO λήψης είναι κενό. |
| rxfifo_full | Παραγωγή | Ψηλά | Λάβετε πλήρη FIFO.
Αυτό το σήμα γίνεται υψηλό όταν το FIFO λήψης είναι γεμάτο. |
Διαγράμματα χρονισμού (Κάντε μια ερώτηση)
Αυτή η ενότητα παρέχει διαγράμματα χρονισμού αυτού του πυρήνα.
Κύκλος Εγγραφής Δεδομένων και Κύκλος Ανάγνωσης Δεδομένων (Υποβολή Ερώτησης)
Τα Σχήματα 5-1 και 5-2 απεικονίζουν τις σχέσεις χρονισμού κύκλου εγγραφής και κύκλου ανάγνωσης σε σχέση με το ρολόι συστήματος APB, PCLK.
Εγγραφή Γράψτε (Υποβάλετε μια ερώτηση)
Το παρακάτω σχήμα δείχνει ότι τα σήματα Address, Select και Enable είναι κλειδωμένα και πρέπει να είναι έγκυρα πριν από την ανοδική ακμή του PCLK. Η εγγραφή πραγματοποιείται στην ανοδική ακμή του σήματος PCLK.
Εγγραφή Ανάγνωση (Υποβολή ερώτησης)
Το παρακάτω σχήμα δείχνει ότι τα σήματα Διεύθυνσης, Επιλογής και Ενεργοποίησης είναι κλειδωμένα και πρέπει να είναι έγκυρα πριν από την ανοδική ακμή του PCLK. Η ανάγνωση πραγματοποιείται στην ανοδική ακμή του σήματος PCLK. 
Για περισσότερες λεπτομέρειες σχετικά με τις περιγραφές και τις κυματομορφές χρονισμού, ανατρέξτε στην προδιαγραφή AMBA.
Συγχρονισμός δέκτη (Υποβολή ερώτησης)
Όταν ο δέκτης ανιχνεύσει μια χαμηλή κατάσταση στην εισερχόμενη ροή δεδομένων, συγχρονίζεται με αυτήν. Μετά την αρχική ακμή, το UART περιμένει 1.5 × (το κανονικό μήκος bit). Αυτό προκαλεί την ανάγνωση κάθε επόμενου bit στο μέσο του πλάτους του. Το ακόλουθο σχήμα απεικονίζει αυτή τη διαδικασία συγχρονισμού.
Σχήμα 5-3. Συγχρονισμός δέκτη
Λειτουργία Testbench (Υποβολή ερώτησης)
Μόνο ένα testbench παρέχεται με το Core16550: Verilog user testbench. Πρόκειται για ένα εύχρηστο testbench γραμμένο σε Verilog. Αυτό το testbench προορίζεται για τροποποίηση από τον πελάτη.
User Testbench (Υποβολή ερώτησης)
Το παρακάτω σχήμα δείχνει το διάγραμμα μπλοκ του exampΣχεδιασμός χρήστη και πάγκος δοκιμών.
Σχήμα 6-1. Δοκιμαστικός πάγκος χρήστη Core16550
Το δοκιμαστικό κέντρο χρήστη περιλαμβάνει ένα απλό παράδειγμαampτο σχέδιο που χρησιμεύει ως αναφορά για χρήστες που θέλουν να εφαρμόσουν τα δικά τους σχέδια.
Το δοκιμαστικό κέντρο για παράδειγμαampΔηλαδή, ο σχεδιασμός χρήστη υλοποιεί ένα υποσύνολο της λειτουργικότητας που δοκιμάστηκε στο testbench επαλήθευσης, για περισσότερες λεπτομέρειες, ανατρέξτε στο User Testbench. Εννοιολογικά, όπως φαίνεται στο Σχήμα 6-1, η δημιουργία του Core16550 προσομοιώνεται χρησιμοποιώντας έναν μικροελεγκτή συμπεριφοράς και μια προσομοιωμένη σύνδεση loopback. Για παράδειγμαampΔηλαδή, το user testbench επιδεικνύει την μετάδοση και τη λήψη από την ίδια μονάδα Core16550, ώστε να μπορείτε να αποκτήσετε μια βασική κατανόηση του τρόπου χρήσης αυτού του πυρήνα.
Το user testbench παρουσιάζει τη βασική ρύθμιση, τις λειτουργίες μετάδοσης και λήψης του Core16550. Το user testbench εκτελεί τα ακόλουθα βήματα:
- Εγγραφή στους καταχωρητές ελέγχου.
- Ελέγξτε τα δεδομένα που έχετε λάβει.
- Ενεργοποιήστε την εκπομπή και τη λήψη.
- Διαβάστε τους καταχωρητές ελέγχου.
- Μετάδοση και λήψη ενός byte.
Χρήση και απόδοση συσκευής (Κάντε μια ερώτηση)
Ο παρακάτω πίνακας παραθέτει τα δεδομένα αξιοποίησης και απόδοσης του Core16550. Πίνακας 7-1. Αξιοποίηση και απόδοση του Core16550 PolarFire και PolarFire SoC
| Στοιχεία συσκευής | Πόροι | ΕΜΒΟΛΟ | |||
| Οικογένεια | Συσκευή | 4LUT | DFF | Λογικά Στοιχεία | μSRAM |
| PolarFire® | MPF100T- FCSG325I | 752 | 284 | 753 | 2 |
| PolarFire®SoC | MPFS250TS- FCSG536I | 716 | 284 | 720 | 2 |
| RTG4™ | RT4G150- 1CG1657M | 871 | 351 | 874 | 2 |
| IGLOO® 2 | M2GL050TFB GA896STD | 754 | 271 | 1021 | 2 |
| SmartFusion® 2 | M2S050TFBG A896STD | 754 | 271 | 1021 | 2 |
| SmartFusion® | A2F500M3G- STD | 1163 | 243 | 1406 | 2 |
| IGLOO®/IGLOOE | AGL600- STD/AGLE600 V2 | 1010 | 237 | 1247 | 2 |
| Συγχώνευση | AFS600-STD | 1010 | 237 | 1247 | 2 |
| ProASIC® 3/E | A3P600-STD | 1010 | 237 | 1247 | 2 |
| ProASIC Plus® | APA075-STD | 1209 | 233 | 1442 | 2 |
| RTAX-S | RTAX250S- STD | 608 | 229 | 837 | 2 |
| Axcelerator® | AX125-STD | 608 | 229 | 837 | 2 |
Επιλυμένα προβλήματα (Υποβάλετε μια ερώτηση)
Ο παρακάτω πίνακας παραθέτει όλα τα επιλυμένα προβλήματα για τις διάφορες εκδόσεις Core16550.
Πίνακας 8-1. Επιλυμένα Θέματα
| Εκδοχή | Αλλαγές |
| v3.4 | Το Core16550 χρησιμοποιεί τη λέξη-κλειδί System Verilog "break" ως όνομα μητρώου, η οποία προκαλούσε πρόβλημα συντακτικού σφάλματος. Αυτό διορθώθηκε με την αντικατάσταση της λέξης-κλειδιού με άλλο όνομα. Προστέθηκε υποστήριξη για την οικογένεια PolarFire® |
Ιστορικό αναθεωρήσεων (Κάντε μια ερώτηση)
Το ιστορικό αναθεωρήσεων περιγράφει τις αλλαγές που εφαρμόστηκαν στο έγγραφο. Οι αλλαγές παρατίθενται με αναθεώρηση, ξεκινώντας από την πιο πρόσφατη δημοσίευση.
Υποστήριξη FPGA μικροτσίπ
Η ομάδα προϊόντων Microchip FPGA υποστηρίζει τα προϊόντα της με διάφορες υπηρεσίες υποστήριξης, όπως Εξυπηρέτηση Πελατών, Κέντρο τεχνικής υποστήριξης πελατών, webιστότοπο και γραφεία πωλήσεων παγκοσμίως. Συνιστάται στους πελάτες να επισκεφθούν τους διαδικτυακούς πόρους της Microchip πριν επικοινωνήσουν με την υποστήριξη, καθώς είναι πολύ πιθανό τα ερωτήματά τους να έχουν ήδη απαντηθεί.
Επικοινωνήστε με το Κέντρο Τεχνικής Υποστήριξης μέσω του webτοποθεσία στο www.microchip.com/support Αναφέρετε τον αριθμό ανταλλακτικού συσκευής FPGA, επιλέξτε την κατάλληλη κατηγορία περίπτωσης και μεταφορτώστε το σχέδιο files κατά τη δημιουργία θήκης τεχνικής υποστήριξης.
Επικοινωνήστε με την Εξυπηρέτηση Πελατών για μη τεχνική υποστήριξη προϊόντων, όπως τιμολόγηση προϊόντων, αναβαθμίσεις προϊόντων, πληροφορίες ενημέρωσης, κατάσταση παραγγελίας και εξουσιοδότηση.
- Από τη Βόρεια Αμερική, καλέστε το 800.262.1060
- Από τον υπόλοιπο κόσμο, καλέστε στο 650.318.4460
- Φαξ, από οπουδήποτε στον κόσμο, 650.318.8044
Πληροφορίες μικροτσίπ
Εμπορικά σήματα
Το όνομα και το λογότυπο "Microchip", το λογότυπο "M" και άλλα ονόματα, λογότυπα και εμπορικά σήματα είναι σήματα κατατεθέντα και μη καταχωρημένα εμπορικά σήματα της Microchip Technology Incorporated ή των θυγατρικών ή/και θυγατρικών της στις Ηνωμένες Πολιτείες και/ή σε άλλες χώρες ("Microchip Εμπορικά σήματα»). Πληροφορίες σχετικά με τα εμπορικά σήματα Microchip μπορείτε να βρείτε στη διεύθυνση https://www.microchip.com/en-us/about/legal-information/microchip-trademarks
ISBN:
Νομική ειδοποίηση
- Αυτή η δημοσίευση και οι πληροφορίες στο παρόν μπορούν να χρησιμοποιηθούν μόνο με προϊόντα Microchip, συμπεριλαμβανομένου του σχεδιασμού, της δοκιμής και της ενσωμάτωσης προϊόντων Microchip στην εφαρμογή σας. Χρήση αυτών των πληροφοριών
με οποιονδήποτε άλλο τρόπο παραβιάζει αυτούς τους όρους. Οι πληροφορίες σχετικά με τις εφαρμογές συσκευών παρέχονται μόνο για τη δική σας διευκόλυνση και ενδέχεται να αντικατασταθούν από ενημερώσεις. Είναι δική σας ευθύνη να διασφαλίσετε ότι η αίτησή σας πληροί τις προδιαγραφές σας. Επικοινωνήστε με το τοπικό γραφείο πωλήσεων Microchip για πρόσθετη υποστήριξη ή λάβετε πρόσθετη υποστήριξη στο www.microchip.com/en-us/support/design-help/client-support-services - ΑΥΤΕΣ ΟΙ ΠΛΗΡΟΦΟΡΙΕΣ ΠΑΡΕΧΟΝΤΑΙ ΑΠΟ ΤΟ MICROCHIP «AS IS». Το MICROCHIP ΔΕΝ ΠΑΡΕΧΕΙ ΚΑΜΙΑ ΔΗΛΩΣΗ Ή ΕΓΓΥΗΣΗ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΡΗΤΗ Ή ΣΙΩΠΗΡΗ, ΓΡΑΠΤΗ Ή ΠΡΟΦΟΡΙΚΗ, ΝΟΜΙΚΕΣ Ή ΑΛΛΙΩΣ, ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ ΠΟΥ ΠΕΡΙΛΑΜΒΑΝΟΥΝ ΑΛΛΑ ΟΧΙ ΠΕΡΙΟΡΙΣΜΕΝΕΣ ΜΗ ΠΑΡΑΒΙΑΣΗ, ΕΜΠΟΡΕΥΣΙΜΟΤΗΤΑ ΚΑΙ ΚΑΤΑΛΛΗΛΟΤΗΤΑ ΓΙΑ ΣΥΓΚΕΚΡΙΜΕΝΟ ΣΚΟΠΟ Ή ΕΓΓΥΗΣΕΙΣ ΣΧΕΤΙΚΑ ΜΕ ΤΗΝ ΚΑΤΑΣΤΑΣΗ, ΤΗΝ ΠΟΙΟΤΗΤΑ Ή ΤΗΝ ΑΠΟΔΟΣΗ ΤΟΥ.
- ΣΕ ΚΑΜΙΑ ΠΕΡΙΠΤΩΣΗ Η MICROCHIP ΔΕΝ ΘΑ ΦΕΡΕΙ ΕΥΘΥΝΗ ΓΙΑ ΟΠΟΙΑΔΗΠΟΤΕ ΕΜΜΕΣΗ, ΕΙΔΙΚΗ, ΠΟΙΝΙΚΗ, ΤΥΧΑΙΑ Ή ΕΠΑΚΟΛΟΥΘΗ ΑΠΩΛΕΙΑ, ΖΗΜΙΑ, ΚΟΣΤΟΣ Ή ΔΑΠΑΝΗ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ Ή ΤΗ ΧΡΗΣΗ ΤΗΣ, ΑΝΕΞΑΡΤΗΤΑ ΑΠΟ ΤΟΝ ΤΡΟΠΟ ΠΟΥ ΠΡΟΚΛΗΘΗΚΕ, ΑΚΟΜΑ ΚΑΙ ΑΝ Η MICROCHIP ΕΧΕΙ ΕΝΗΜΕΡΩΘΕΙ ΓΙΑ ΤΗΝ ΠΙΘΑΝΟΤΗΤΑ Ή ΟΙ ΖΗΜΙΕΣ ΕΙΝΑΙ ΠΡΟΒΛΕΨΙΜΕΣ. ΣΤΟ ΜΕΓΙΣΤΟ ΒΑΘΜΟ ΠΟΥ ΕΠΙΤΡΕΠΕΤΑΙ ΑΠΟ ΤΟ ΝΟΜΟ, Η ΣΥΝΟΛΙΚΗ ΕΥΘΥΝΗ ΤΗΣ MICROCHIP ΓΙΑ ΟΛΕΣ ΤΙΣ ΑΞΙΩΣΕΙΣ ΠΟΥ ΣΧΕΤΙΖΟΝΤΑΙ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ Ή ΤΗ ΧΡΗΣΗ ΤΗΣ ΔΕΝ ΘΑ ΥΠΕΡΒΑΙΝΕΙ ΤΟ ΠΟΣΟ ΤΩΝ ΤΕΛΩΝ, ΑΝ ΥΠΑΡΧΟΥΝ, ΠΟΥ ΕΧΕΤΕ ΠΛΗΡΩΣΕΙ ΑΜΕΣΑ ΣΤΗ MICROCHIP ΓΙΑ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ.
- Η χρήση των συσκευών Microchip σε εφαρμογές υποστήριξης ζωής ή/και ασφάλειας είναι εξ ολοκλήρου με κίνδυνο του αγοραστή και ο αγοραστής συμφωνεί να υπερασπιστεί, να αποζημιώσει και να διατηρήσει το αβλαβές Microchip από οποιαδήποτε ζημιά, αξιώσεις, κοστούμια ή έξοδα που προκύπτουν από αυτή τη χρήση. Καμία άδεια δεν μεταβιβάζεται, σιωπηρά ή με άλλο τρόπο, βάσει οποιωνδήποτε δικαιωμάτων πνευματικής ιδιοκτησίας Microchip, εκτός εάν αναφέρεται διαφορετικά.
Δυνατότητα προστασίας κωδικών συσκευών μικροτσίπ
Σημειώστε τις ακόλουθες λεπτομέρειες της δυνατότητας προστασίας κωδικών σε προϊόντα Microchip:
- Τα προϊόντα μικροτσίπ πληρούν τις προδιαγραφές που περιέχονται στο συγκεκριμένο φύλλο δεδομένων μικροτσίπ τους.
- Η Microchip πιστεύει ότι η οικογένεια προϊόντων της είναι ασφαλής όταν χρησιμοποιείται με τον προβλεπόμενο τρόπο, εντός των προδιαγραφών λειτουργίας και υπό κανονικές συνθήκες.
- Το Microchip εκτιμά και προστατεύει επιθετικά τα δικαιώματα πνευματικής ιδιοκτησίας του. Οι προσπάθειες παραβίασης των χαρακτηριστικών προστασίας κωδικών των προϊόντων Microchip απαγορεύονται αυστηρά και ενδέχεται να παραβιάζουν τον Νόμο για τα δικαιώματα πνευματικής ιδιοκτησίας στην ψηφιακή εποχή.
- Ούτε το Microchip ούτε οποιοσδήποτε άλλος κατασκευαστής ημιαγωγών μπορεί να εγγυηθεί την ασφάλεια του κώδικά του. Η προστασία κωδικού δεν σημαίνει ότι εγγυόμαστε ότι το προϊόν είναι «άθραυστο». Η προστασία κωδικών εξελίσσεται συνεχώς. Η Microchip δεσμεύεται να βελτιώνει συνεχώς τα χαρακτηριστικά προστασίας κωδικών των προϊόντων μας.
Οδηγός χρήσης
© 2025 Microchip Technology Inc. και οι θυγατρικές της
Έγγραφα / Πόροι
 |
MICROCHIP Core16550 Παγκόσμιος Ασύγχρονος Δέκτης-Πομπός [pdf] Οδηγός χρήστη v3.4, v3.3, Core16550 Παγκόσμιος Ασύγχρονος Δέκτης-Πομπός, Core16550, Παγκόσμιος Ασύγχρονος Δέκτης-Πομπός, Ασύγχρονος Δέκτης-Πομπός, Δέκτης-Πομπός, Πομπός |