Εγχειρίδιο χρήστη DIGILENT Anvyl FPGA Board

Περιεχόμενα κρύβω

1 DIGILENT Anvyl FPGA Board

2 Πληροφορίες προϊόντος

3 Οδηγίες χρήσης προϊόντος

4 Υπερview

5 Διαμόρφωση FPGA

6 Τροφοδοτικά

7 Εμφάνιση επτά τμημάτων

8 Έγγραφα / Πόροι

8.1 Αναφορές

9 Σχετικές αναρτήσεις

DIGILENT Anvyl FPGA Board

Πληροφορίες προϊόντος

Η πλακέτα AnvylTM FPGA είναι μια πλακέτα λογικής υψηλής απόδοσης βελτιστοποιημένη για χρήση με την Spartan-6 LX45 FPGA. Προσφέρει διάφορα χαρακτηριστικά, όπως 6,822 slices, 2.1Mbits γρήγορης μπλοκ μνήμης RAM, πλακίδια ρολογιού με DCM και PLL, τμήματα DSP και ταχύτητες ρολογιού 500MHz+. Η πλακέτα συνοδεύεται επίσης με μια ολοκληρωμένη συλλογή σχεδίων IP υποστήριξης πλακέτας και αναφοράς, καθώς και μια μεγάλη συλλογή από πρόσθετες πλακέτες που διατίθενται στο Digilent webτοποθεσία.

Τα χαρακτηριστικά της πλακέτας AnvylTM FPGA περιλαμβάνουν επιλογές διαμόρφωσης FPGA, απαιτήσεις τροφοδοσίας και συμβατότητα με το Adept System για εύκολο προγραμματισμό.

Διαμόρφωση FPGA:
Η πλακέτα Anvyl διαθέτει ένα βραχυκυκλωτήρα λειτουργίας ενσωματωμένου (JP2) που σας επιτρέπει να επιλέξετε μεταξύ JTAG/Λειτουργίες προγραμματισμού USB και ROM. Εάν το JP2 δεν έχει φορτωθεί, το FPGA θα διαμορφωθεί αυτόματα από τη ROM. Εάν φορτωθεί το JP2, το FPGA θα παραμείνει αδρανές μετά την ενεργοποίηση έως ότου ρυθμιστεί από το JTAG ή σειριακή θύρα προγραμματισμού (USB memory stick).

Τόσο το Digilent όσο και το Xilinx παρέχουν λογισμικό για τον προγραμματισμό του FPGA και του SPI ROM. Προγραμματισμός files αποθηκεύονται στο FPGA σε κελιά μνήμης που βασίζονται σε SRAM. Αυτά τα δεδομένα ορίζουν τις λογικές λειτουργίες και τις συνδέσεις κυκλώματος του FPGA και παραμένουν έγκυρα έως ότου διαγραφούν με κατάργηση ρεύματος, επιβεβαίωση της εισόδου PROG_B ή αντικατάσταση από μια νέα διαμόρφωση file.

Το FPGA μπορεί επίσης να προγραμματιστεί από ένα memory stick με φορμά FAT που είναι συνδεδεμένο στη θύρα USB-HID HOST (J14) εάν το στικάκι περιέχει μία διαμόρφωση .bit file στον ριζικό κατάλογο, φορτώνεται το JP2 και η τροφοδοσία της πλακέτας ανακυκλώνεται. Το FPGA θα απορρίψει αυτόματα οποιοδήποτε .bit files που δεν έχουν κατασκευαστεί για το σωστό FPGA.

Τροφοδοτικά:
Η πλακέτα Anvyl απαιτεί εξωτερική πηγή ισχύος 5V, 4A ή μεγαλύτερης με κεντρικό θετικό ομοαξονικό βύσμα εσωτερικής διαμέτρου 2.1 mm. Ένα κατάλληλο τροφοδοτικό παρέχεται ως μέρος του κιτ Anvyl. ΤομtagΤα κυκλώματα ρυθμιστή από Αναλογικές Συσκευές δημιουργούν τις απαιτούμενες τροφοδοσίες 3.3V, 1.8V και 1.2V από την κύρια παροχή 5V. Ένα LED καλής ισχύος (LD19) υποδεικνύει ότι όλες οι παροχές λειτουργούν κανονικά.

Οι διαφορετικές ράγες ισχύος στην πλακέτα παρέχουν ισχύ σε διάφορα εξαρτήματα όπως υποδοχές USB-HID, ελεγκτής οθόνης αφής TFT, HDMI, υποδοχή επέκτασης, SRAM, Ethernet PHY I/O, ελεγκτές USB-HID, FPGA I/O, ταλαντωτές, SPI Flash , Κωδικοποιητής ήχου, οθόνη TFT, οθόνη OLED, GPIO και Pmods.

Έμπειρο σύστημα:
Το Adept είναι ένα σύστημα λογισμικού που παρέχει μια απλοποιημένη διεπαφή διαμόρφωσης για τον προγραμματισμό της πλακέτας Anvyl. Για να προγραμματίσετε την πλακέτα Anvyl χρησιμοποιώντας το Adept, πρέπει να ρυθμίσετε την πλακέτα και να αρχικοποιήσετε το λογισμικό.

Οδηγίες χρήσης προϊόντος

Βεβαιωθείτε ότι η πλακέτα Anvyl είναι απενεργοποιημένη.
Εάν θέλετε να διαμορφώσετε το FPGA από τη ROM, βεβαιωθείτε ότι δεν έχει φορτωθεί ο βραχυκυκλωτήρας λειτουργίας (JP2). Εάν θέλετε να διαμορφώσετε το FPGA από το JTAG ή USB, φορτώστε το JP2.

Εάν θέλετε να προγραμματίσετε το FPGA από ένα memory stick, βεβαιωθείτε ότι έχει μορφοποίηση FAT και περιέχει μία διαμόρφωση .bit fileστον ριζικό κατάλογο.
Συνδέστε το εξωτερικό τροφοδοτικό με ένα κεντρικό θετικό ομοαξονικό βύσμα εσωτερικής διαμέτρου 2.1 mm για να παρέχετε την απαιτούμενη πηγή τροφοδοσίας 5V, 4A ή μεγαλύτερης.

Μόλις συνδεθεί το τροφοδοτικό, η λυχνία LED καλής ισχύος (LD19) θα πρέπει να υποδεικνύει ότι όλα τα τροφοδοτικά λειτουργούν κανονικά.
Εάν χρησιμοποιείτε το Adept System για προγραμματισμό, ρυθμίστε την πλακέτα Anvyl και αρχικοποιήστε το λογισμικό σύμφωνα με την τεκμηρίωση του Adept.

Ακολουθήστε τις συγκεκριμένες οδηγίες προγραμματισμού που παρέχονται από το Digilent ή το Xilinx για να προγραμματίσετε το FPGA χρησιμοποιώντας το JTAG, μεθόδους USB ή ROM.
Ανατρέξτε στην πρόσθετη τεκμηρίωση και τους πόρους που είναι διαθέσιμοι στο Digilent webτοποθεσία για περισσότερες πληροφορίες σχετικά με τη χρήση των δυνατοτήτων της πλακέτας και τη συμβατότητα με πρόσθετους πίνακες.

Υπερview

Η πλατφόρμα ανάπτυξης Anvyl FPGA είναι μια πλήρης, έτοιμη προς χρήση πλατφόρμα ανάπτυξης ψηφιακών κυκλωμάτων που βασίζεται σε ένα βαθμό ταχύτητας -3 Xilinx Spartan-6 LX45 FPGA. Το μεγάλο FPGA, μαζί με το Ethernet 100 Mbps, το βίντεο HDMI, τη μνήμη DDR128 2 MB, την οθόνη αφής LCD με οπίσθιο φωτισμό 4.3 ιντσών, την οθόνη OLED 128 × 32 pixel, το breadboard 630 σημείων σύνδεσης, τους πολλαπλούς ελεγκτές USB HID και τον κωδικοποιητή ήχου I2S, κάνει το Anvyl είναι μια ιδανική πλατφόρμα για έναν σταθμό εκμάθησης FPGA ικανός να υποστηρίζει σχέδια ενσωματωμένων επεξεργαστών που βασίζονται στο MicroBlaze της Xilinx. Το Anvyl είναι συμβατό με όλα τα εργαλεία Xilinx CAD, συμπεριλαμβανομένων των ChipScope, EDK και του δωρεάν ISE WebPACK™, ώστε τα σχέδια να μπορούν να ολοκληρωθούν χωρίς επιπλέον κόστος. Οι διαστάσεις της σανίδας είναι 27.5cm x 21cm.

Το Spartan-6 LX45 είναι βελτιστοποιημένο για λογική υψηλής απόδοσης και προσφέρει:

6,822 φέτες, το καθένα με τέσσερα LUT εισόδου και οκτώ flip-flops
2.1 Mbit γρήγορης μπλοκ μνήμης RAM
τέσσερα πλακίδια ρολογιού (οκτώ DCM & τέσσερα PLL)
58 φέτες DSP
Ταχύτητες ρολογιού 500MHz+

Μια ολοκληρωμένη συλλογή σχεδίων IP υποστήριξης πλακέτας και αναφοράς, καθώς και μια μεγάλη συλλογή από πρόσθετες πλακέτες είναι διαθέσιμες στο Digilent webτοποθεσία. Δείτε τη σελίδα Anvyl στο www.digilentinc.com για περισσότερες πληροφορίες.

Τα χαρακτηριστικά περιλαμβάνουν:

Spartan6-LX45 FPGA：XC6SLX45-CSG484-3
128MB DDR2 SDRAM
2MB SRAM
16MB QSPI FLASH για διαμόρφωση και αποθήκευση δεδομένων
10/100 Ethernet PHY
Έξοδος βίντεο HDMI
Θύρα VGA 12 bit
Οθόνη LCD με οπίσθιο φωτισμό LED 4.3 ιντσών με ζωντανό χρώμα LED
Πίνακας οθόνης γραφικών OLED 128×32 pixel 0.9” WiseChip/Univision UG-23832HSWEG04
τρεις διψήφιες οθόνες LED επτά τμημάτων
Κωδικοποιητής ήχου I2S με line-in, line-out, μικρόφωνο και ακουστικά
Κρυσταλλικός Ταλαντωτής 100MHz
Ενσωματωμένες θύρες USB2 για προγραμματισμό και συσκευές USB-HID (για ποντίκι/πληκτρολόγιο)
Επιμελές USB-JTAG κύκλωμα με λειτουργικότητα USB-UART
πληκτρολόγιο με 16 πλήκτρα με ετικέτα (0-F)
GPIO: 14 LED (10 κόκκινα, 2 κίτρινα, 2 πράσινα), 8 συρόμενοι διακόπτες, 8 διακόπτες DIP σε 2 ομάδες και 4 κουμπιά

breadboard με 10 ψηφιακές εισόδους/εξόδους
32 I/O που δρομολογούνται σε υποδοχή επέκτασης 40 ακίδων (οι I/O είναι κοινόχρηστοι με τις θύρες Pmod)
επτά θύρες Pmod 12 ακίδων με συνολικά 56 I/O
διατίθεται με τροφοδοτικό 20W και καλώδιο USB

Διαμόρφωση FPGA

Αφού ενεργοποιηθεί, το FPGA στην πλακέτα Anvyl πρέπει να διαμορφωθεί (ή να προγραμματιστεί) για να μπορέσει να εκτελέσει οποιεσδήποτε λειτουργίες. Το FPGA μπορεί να ρυθμιστεί με τρεις τρόπους: ένας υπολογιστής μπορεί να χρησιμοποιήσει το Digilent USB-JTAG κύκλωμα (θύρα J12, με την ένδειξη "PROG") για τον προγραμματισμό του FPGA κάθε φορά που είναι ενεργοποιημένος, μια διαμόρφωση file που είναι αποθηκευμένο στην ενσωματωμένη SPI Flash ROM μπορεί να μεταφερθεί αυτόματα στο FPGA κατά την ενεργοποίηση ή κατά τον προγραμματισμό file μπορεί να μεταφερθεί από ένα USB memory stick στη θύρα USB HID με την ένδειξη "Host" (J14).
Ένας βραχυκυκλωτήρας λειτουργίας επί του οχήματος (JP2) επιλέγει μεταξύ JTAG/Λειτουργίες προγραμματισμού USB και ROM. Εάν το JP2 δεν έχει φορτωθεί, το FPGA θα διαμορφωθεί αυτόματα από τη ROM. Εάν φορτωθεί το JP2, το FPGA θα παραμείνει αδρανές μετά την ενεργοποίηση έως ότου ρυθμιστεί από το JTAG ή σειριακή θύρα προγραμματισμού (USB memory stick).
Τόσο το Digilent όσο και το Xilinx διανέμουν ελεύθερα λογισμικό που μπορεί να χρησιμοποιηθεί για τον προγραμματισμό του FPGA και του SPI ROM. Προγραμματισμός files αποθηκεύονται στο FPGA σε κελιά μνήμης που βασίζονται σε SRAM. Αυτά τα δεδομένα ορίζουν τις λογικές λειτουργίες και τις συνδέσεις κυκλώματος του FPGA και παραμένουν έγκυρα έως ότου διαγραφούν αφαιρώντας την τροφοδοσία, επιβεβαιώνοντας την είσοδο PROG_B ή μέχρι να αντικατασταθούν από μια νέα διαμόρφωση file.
Διαμόρφωση FPGA fileμεταφέρονται μέσω του JTAG θύρα και από USB stick χρησιμοποιήστε το .bit file τύπος και προγραμματισμός SPI fileχρησιμοποιήστε το .mcs file τύπος. ISE του Xilinx WebΤο λογισμικό Pack και EDK μπορεί να δημιουργήσει .bit files από VHDL, Verilog ή σχηματική πηγή files (Το EDK χρησιμοποιείται για σχέδια με ενσωματωμένο επεξεργαστή MicroBlaze™). Μια φορά λίγο file έχει δημιουργηθεί, το FPGA του Anvyl μπορεί να προγραμματιστεί με αυτό μέσω του USB-JTAG κύκλωμα (θύρα J12) χρησιμοποιώντας είτε το λογισμικό Digilent's Adept είτε το λογισμικό iMPACT της Xilinx. Για να δημιουργήσετε ένα .mcs file από λίγο file, χρησιμοποιήστε το PROM File Εργαλείο γεννήτριας στο λογισμικό iMPACT της Xilinx. Το .mcs file μπορεί στη συνέχεια να προγραμματιστεί στο SPI Flash χρησιμοποιώντας το iMPACT.

Τροφοδοτικά

Η πλακέτα Anvyl απαιτεί εξωτερική πηγή τροφοδοσίας 5V, 4A ή μεγαλύτερης με κεντρικό θετικό ομοαξονικό βύσμα εσωτερικής διαμέτρου 2.1 mm (παρέχεται κατάλληλη παροχή ως μέρος του κιτ Anvyl). ΤομtagΤα κυκλώματα ρυθμιστή από Αναλογικές Συσκευές δημιουργούν τις απαιτούμενες τροφοδοσίες 3.3V, 1.8V και 1.2V από την κύρια παροχή 5V. Μια λυχνία LED καλής ισχύος (LD19), που ενεργοποιείται από το ενσύρματο Ή όλων των εξόδων καλής ισχύος στα τροφοδοτικά, υποδεικνύει ότι όλα τα τροφοδοτικά λειτουργούν κανονικά. Οι ακόλουθες συσκευές υπάρχουν σε κάθε ράγα:

5V: Υποδοχές USB-HID, ελεγκτής οθόνης αφής TFT, HDMI και υποδοχή επέκτασης
3.3 V : SRAM, Ethernet PHY I/O, ελεγκτές USB-HID, FPGA I/O, ταλαντωτές, SPI Flash, κωδικοποιητής ήχου, οθόνη TFT, οθόνη OLED, GPIO, Pmods και υποδοχή επέκτασης

1.8V : DDR2, USB-JTAGΕλεγκτής /USB-UART, FPGA I/O και GPIO
1.2V: Πυρήνας FPGA και πυρήνας Ethernet PHY

Έμπειρο σύστημα
Το Adept έχει μια απλοποιημένη διεπαφή διαμόρφωσης. Για να προγραμματίσετε την πλακέτα Anvyl χρησιμοποιώντας το Adept, ρυθμίστε πρώτα την πλακέτα και αρχικοποιήστε το λογισμικό:

συνδέστε και συνδέστε το τροφοδοτικό
συνδέστε το καλώδιο USB στον υπολογιστή και στη θύρα USB PROG στην πλακέτα

ξεκινήστε το λογισμικό Adept
ενεργοποιήστε τον διακόπτη τροφοδοσίας του Anvyl
περιμένετε να αναγνωριστεί το FPGA

Χρησιμοποιήστε τη λειτουργία αναζήτησης για να συσχετίσετε το επιθυμητό .bit file με το FPGA και κάντε κλικ στο κουμπί Πρόγραμμα. Η διαμόρφωση file θα σταλεί στο FPGA και ένα παράθυρο διαλόγου θα υποδείξει εάν ο προγραμματισμός ήταν επιτυχής. Η λυχνία LED διαμόρφωσης "ολοκληρώθηκε" θα ανάψει μετά την επιτυχή διαμόρφωση του FPGA. Πριν ξεκινήσετε την ακολουθία προγραμματισμού, το Adept διασφαλίζει ότι οποιαδήποτε επιλεγμένη διαμόρφωση files περιέχουν τον σωστό κωδικό ID FPGA – αυτό αποτρέπει το λάθος .bit files από την αποστολή στο FPGA. Εκτός από τη γραμμή πλοήγησης και τα κουμπιά περιήγησης και προγράμματος, η διεπαφή διαμόρφωσης παρέχει ένα κουμπί Initialize Chain, παράθυρο κονσόλας και γραμμή κατάστασης. Το κουμπί Initialize Chain είναι χρήσιμο εάν η επικοινωνία USB με την πλακέτα έχει διακοπεί. Το παράθυρο της κονσόλας εμφανίζει την τρέχουσα κατάσταση και η γραμμή κατάστασης δείχνει την πρόοδο σε πραγματικό χρόνο κατά τη λήψη μιας διαμόρφωσης file.

Μνήμη DDR2
Ένα μόνο τσιπ μνήμης 1 Gbit DDR2 οδηγείται από το μπλοκ ελεγκτή μνήμης στο Spartan-6 FGPA. Η συσκευή DDR2, MT47H64M16HR-25E ή ισοδύναμη, παρέχει δίαυλο 16-bit και θέσεις 64M. Η πλακέτα Anvyl έχει δοκιμαστεί για λειτουργία DDR2 με ρυθμό δεδομένων έως και 800 MHz. Η διεπαφή DDR2 ακολουθεί τις οδηγίες pin-out και δρομολόγησης που καθορίζονται στον Οδηγό χρήσης Xilinx Memory Interface Generator (MIG). Η διεπαφή υποστηρίζει σηματοδότηση SSTL18 και όλα τα σήματα διεύθυνσης, δεδομένων, ρολογιών και ελέγχου αντιστοιχίζονται με καθυστέρηση και ελέγχονται από την αντίσταση. Παρέχονται δύο ταιριαστά ζεύγη σημάτων ρολογιού DDR2, έτσι ώστε το DDR να μπορεί να οδηγηθεί με ρολόγια χαμηλής κλίσης από το FPGA.

Flash Memory
Η πλακέτα Anvyl χρησιμοποιεί μια σειριακή συσκευή μνήμης flash 128 Mbit Numonyx N25Q128 (οργανωμένη ως 16 Mbit επί 8) για μη πτητική αποθήκευση της διαμόρφωσης FPGA fileμικρό. Το SPI Flash μπορεί να προγραμματιστεί με .mcs file χρησιμοποιώντας το λογισμικό iMPACT. Μια διαμόρφωση FPGA file απαιτεί λιγότερα από 12 Mbit, αφήνοντας 116 Mbit διαθέσιμα για δεδομένα χρήστη. Τα δεδομένα μπορούν να μεταφερθούν από και προς έναν υπολογιστή προς/από τη συσκευή flash από εφαρμογές χρήστη ή από εγκαταστάσεις που είναι ενσωματωμένες στο iMPACT PROM file λογισμικό παραγωγής. Τα σχέδια χρηστών που έχουν προγραμματιστεί στο FPGA μπορούν επίσης να μεταφέρουν δεδομένα από και προς το φλας.
Ένα πρόγραμμα δοκιμής/επίδειξης πλακέτας φορτώνεται στο SPI Flash κατά την κατασκευή.

Ethernet PHY
Η πλακέτα Anvyl περιλαμβάνει μια SMSC 10/100 mbps PHY (LAN8720A-CP-TR) σε συνδυασμό με μια υποδοχή Halo HFJ11-2450E RJ-45. Το PHY συνδέεται με το FPGA χρησιμοποιώντας μια διαμόρφωση RMII. Έχει ρυθμιστεί να εκκινεί σε λειτουργία "All Capable, with Auto Negotiation Enabled" κατά την ενεργοποίηση. Το φύλλο δεδομένων για το SMSC PHY είναι διαθέσιμο από το SMSC webτοποθεσία.

Έξοδος HDMI
Η πλακέτα Anvyl περιέχει μία θύρα εξόδου HDMI χωρίς προσωρινή αποθήκευση. Η θύρα χωρίς προσωρινή αποθήκευση χρησιμοποιεί υποδοχή HDMI τύπου Α. Δεδομένου ότι τα συστήματα HDMI και DVI χρησιμοποιούν το ίδιο πρότυπο σηματοδότησης TMDS, μπορεί να χρησιμοποιηθεί ένας απλός προσαρμογέας (διαθέσιμος στα περισσότερα καταστήματα ηλεκτρονικών ειδών) για την οδήγηση μιας υποδοχής DVI από τη θύρα εξόδου HDMI. Η υποδοχή HDMI δεν περιλαμβάνει σήματα VGA, επομένως δεν είναι δυνατή η λειτουργία αναλογικών οθονών.
Οι υποδοχές HDMI 19 ακίδων περιλαμβάνουν τέσσερα κανάλια διαφορικών δεδομένων, πέντε συνδέσεις GND, έναν δίαυλο μονοσύρματος Consumer Electronics Control (CEC), έναν δίαυλο Display Data Channel (DDC) δύο καλωδίων που είναι ουσιαστικά δίαυλο I2C, ένα Hot Plug Detect Σήμα (HPD), σήμα 5V ικανό να αποδώσει έως και 50mA και μία δεσμευμένη ακίδα (RES). Από αυτά, τα κανάλια διαφορικών δεδομένων, ο δίαυλος I2C και το CEC συνδέονται στο FPGA.

VGA
Το Anvyl παρέχει μια διασύνδεση VGA 12 bit που επιτρέπει έως και 4096 χρώματα να εμφανίζονται σε μια τυπική οθόνη VGA. Τα πέντε τυπικά σήματα VGA Κόκκινο, Πράσινο, Μπλε, Οριζόντιος Συγχρονισμός (HS) και Κατακόρυφος Συγχρονισμός (VS) δρομολογούνται απευθείας από το FPGA στην υποδοχή VGA. Υπάρχουν τέσσερα σήματα που δρομολογούνται από το FPGA για καθένα από τα τυπικά έγχρωμα σήματα VGA με αποτέλεσμα ένα σύστημα βίντεο που μπορεί να παράγει 4,096 χρώματα. Κάθε ένα από αυτά τα σήματα έχει μια αντίσταση σειράς που όταν συνδυάζεται στο κύκλωμα, σχηματίζει ένα διαχωριστικό με την αντίσταση τερματισμού των 75 ohm της οθόνης VGA. Αυτά τα απλά κυκλώματα διασφαλίζουν ότι τα σήματα βίντεο δεν μπορούν να υπερβούν τη μέγιστη ένταση που καθορίζεται από το VGAtage, και καταλήγουν σε έγχρωμα σήματα που είναι είτε πλήρως ενεργοποιημένα (.7V), πλήρως απενεργοποιημένα (0V) ή κάπου ενδιάμεσα.

Εικόνα 2. Διασύνδεση VGA.

Εικόνα 3. Υποδοχή HD DB-15, σχέδιο οπών PCB, αντιστοιχίσεις ακίδων και αντιστοίχιση σήματος χρώματος.

Χρησιμοποιούνται οθόνες VGA που βασίζονται σε CRT ampκινούμενες δέσμες ηλεκτρονίων (ή καθοδικές ακτίνες) που διαμορφώνονται με βάση το litude για την εμφάνιση πληροφοριών σε οθόνη επικαλυμμένη με φωσφόρο. Οι οθόνες LCD χρησιμοποιούν μια σειρά διακοπτών που μπορούν να επιβάλουν έναν όγκοtage κατά μήκος μιας μικρής ποσότητας υγρών κρυστάλλων, μεταβάλλοντας έτσι τη διαπερατότητα του φωτός μέσω του κρυστάλλου με βάση pixel προς pixel. Παρόλο που η ακόλουθη περιγραφή περιορίζεται στις οθόνες CRT, οι οθόνες LCD έχουν εξελιχθεί ώστε να χρησιμοποιούν τους ίδιους χρονισμούς σήματος με τις οθόνες CRT (άρα η παρακάτω συζήτηση για τα «σήματα» αφορά τόσο τις CRT όσο και τις LCD). Οι έγχρωμες οθόνες CRT χρησιμοποιούν τρεις δέσμες ηλεκτρονίων (μία για το κόκκινο, μία για το μπλε και μία για το πράσινο) για να ενεργοποιήσουν τον φώσφορο που καλύπτει την εσωτερική πλευρά του άκρου της οθόνης ενός καθοδικού σωλήνα ακτίνων (βλ. Εικ. 1). Οι δέσμες ηλεκτρονίων προέρχονται από «πιστόλια ηλεκτρονίων», τα οποία είναι θερμαινόμενες κάθοδοι με λεπτή αιχμή τοποθετημένες σε κοντινή απόσταση από μια θετικά φορτισμένη δακτυλιοειδή πλάκα που ονομάζεται «πλέγμα». Η ηλεκτροστατική δύναμη που επιβάλλεται από το πλέγμα έλκει ακτίνες ενεργοποιημένων ηλεκτρονίων από τις κάθοδοι και αυτές οι ακτίνες τροφοδοτούνται από το ρεύμα που ρέει στις κάθοδοι. Αυτές οι σωματιδιακές ακτίνες αρχικά επιταχύνονται προς το δίκτυο, αλλά σύντομα πέφτουν υπό την επίδραση της πολύ μεγαλύτερης ηλεκτροστατικής δύναμης που προκύπτει από τη φόρτιση ολόκληρης της επικαλυμμένης με φωσφόρο επιφάνειας εμφάνισης του CRT στα 20 kV (ή περισσότερο). Οι ακτίνες εστιάζονται σε μια λεπτή δέσμη καθώς περνούν μέσα από το κέντρο των πλεγμάτων και στη συνέχεια επιταχύνονται για να προσκρούσουν στην επιφάνεια της οθόνης με επίστρωση φωσφόρου. Η επιφάνεια του φωσφόρου λάμπει έντονα στο σημείο πρόσκρουσης και συνεχίζει να λάμπει για αρκετές εκατοντάδες μικροδευτερόλεπτα μετά την αφαίρεση της δέσμης. Όσο μεγαλύτερο είναι το ρεύμα που τροφοδοτείται στην κάθοδο, τόσο πιο φωτεινό θα λάμπει ο φώσφορος.

Μεταξύ του πλέγματος και της επιφάνειας της οθόνης, η δέσμη ηλεκτρονίων διέρχεται από το λαιμό του CRT όπου δύο πηνία σύρματος παράγουν ορθογώνια ηλεκτρομαγνητικά πεδία. Επειδή οι καθοδικές ακτίνες αποτελούνται από φορτισμένα σωματίδια
(ηλεκτρόνια), μπορούν να εκτρέπονται από αυτά τα μαγνητικά πεδία. Οι τρέχουσες κυματομορφές περνούν μέσα από τα πηνία για να παράγουν μαγνητικά πεδία που αλληλεπιδρούν με τις καθοδικές ακτίνες και τις αναγκάζουν να διασχίζουν την επιφάνεια της οθόνης σε ένα μοτίβο «ράστερ», οριζόντια από αριστερά προς τα δεξιά και κάθετα από πάνω προς τα κάτω. Καθώς η καθοδική ακτίνα κινείται πάνω από την επιφάνεια της οθόνης, το ρεύμα που αποστέλλεται στα πιστόλια ηλεκτρονίων μπορεί να αυξηθεί ή να μειωθεί για να αλλάξει η φωτεινότητα της οθόνης στο σημείο πρόσκρουσης της καθοδικής ακτίνας.

Χρονισμός συστήματος VGA
Οι χρονισμοί σήματος VGA καθορίζονται, δημοσιεύονται, προστατεύονται από πνευματικά δικαιώματα και πωλούνται από τον οργανισμό VESA (www.vesa.org). Οι ακόλουθες πληροφορίες χρονισμού του συστήματος VGA παρέχονται ως παράδειγμαampΔείτε πώς μπορεί να οδηγηθεί μια οθόνη VGA με ανάλυση 640×480. Για πιο ακριβείς πληροφορίες ή για πληροφορίες σχετικά με άλλες συχνότητες VGA, ανατρέξτε στην τεκμηρίωση που είναι διαθέσιμη στο VESA webτοποθεσία.
Οι πληροφορίες εμφανίζονται μόνο όταν η δέσμη κινείται «εμπρός» (από αριστερά προς τα δεξιά και από πάνω προς τα κάτω), και όχι κατά τη διάρκεια του χρόνου επαναφοράς της δέσμης πίσω στην αριστερή ή στην επάνω άκρη της οθόνης. Ως εκ τούτου, μεγάλο μέρος του πιθανού χρόνου εμφάνισης χάνεται σε περιόδους «κενής» όταν η δέσμη επαναφέρεται και σταθεροποιείται για να ξεκινήσει ένα νέο πέρασμα οριζόντιας ή κατακόρυφης οθόνης. Το μέγεθος των δεσμών, η συχνότητα με την οποία μπορεί να εντοπιστεί η δέσμη κατά μήκος της οθόνης και η συχνότητα με την οποία μπορεί να διαμορφωθεί η δέσμη ηλεκτρονίων καθορίζουν την ανάλυση της οθόνης. Οι σύγχρονες οθόνες VGA μπορούν να φιλοξενήσουν διαφορετικές αναλύσεις και ένα κύκλωμα ελεγκτή VGA υπαγορεύει την ανάλυση παράγοντας σήματα χρονισμού για τον έλεγχο των μοτίβων ράστερ. Ο ελεγκτής πρέπει να παράγει παλμούς συγχρονισμού στα 3.3 V (ή 5 V) για να ρυθμίσει τη συχνότητα με την οποία το ρεύμα ρέει μέσω των πηνίων εκτροπής και πρέπει να διασφαλίσει ότι τα δεδομένα βίντεο εφαρμόζονται στα πιστόλια ηλεκτρονίων τη σωστή στιγμή. Οι οθόνες βίντεο ράστερ ορίζουν έναν αριθμό "γραμμών" που αντιστοιχεί στον αριθμό των οριζόντιων περασμάτων που κάνει η κάθοδος στην περιοχή εμφάνισης και έναν αριθμό "στήλων" που αντιστοιχεί σε μια περιοχή σε κάθε σειρά που έχει αντιστοιχιστεί σε ένα "στοιχείο εικόνας". ή pixel. Οι τυπικές οθόνες χρησιμοποιούν από 240 έως 1200 σειρές και από 320 έως 1600 στήλες. Το συνολικό μέγεθος μιας οθόνης και ο αριθμός των γραμμών και στηλών καθορίζει το μέγεθος κάθε pixel.

Τα δεδομένα βίντεο προέρχονται συνήθως από μια μνήμη ανανέωσης βίντεο, με ένα ή περισσότερα byte να εκχωρούνται σε κάθε θέση pixel (το Anvyl χρησιμοποιεί τέσσερα bit ανά pixel). Ο ελεγκτής πρέπει να καταχωρεί στη μνήμη βίντεο καθώς οι δέσμες κινούνται κατά μήκος της οθόνης και να ανακτά και να εφαρμόζει δεδομένα βίντεο στην οθόνη ακριβώς τη στιγμή που η δέσμη ηλεκτρονίων κινείται σε ένα δεδομένο pixel.

Ένα κύκλωμα ελεγκτή VGA πρέπει να παράγει τα σήματα χρονισμού HS και VS και να συντονίζει την παράδοση δεδομένων βίντεο με βάση το ρολόι εικονοστοιχείων. Το ρολόι εικονοστοιχείων ορίζει τη διαθέσιμη ώρα για την εμφάνιση ενός εικονοστοιχείου πληροφοριών. Το σήμα VS ορίζει τη συχνότητα «ανανέωσης» της οθόνης ή τη συχνότητα με την οποία επανασχεδιάζονται όλες οι πληροφορίες στην οθόνη. Η ελάχιστη συχνότητα ανανέωσης είναι συνάρτηση της έντασης της δέσμης φωσφόρου και ηλεκτρονίων της οθόνης, με τις πρακτικές συχνότητες ανανέωσης να πέφτουν στην περιοχή από 50 Hz έως 120 Hz. Ο αριθμός των γραμμών που θα εμφανίζονται σε μια δεδομένη συχνότητα ανανέωσης καθορίζει την οριζόντια συχνότητα "επανάληψης". Για οθόνη 640 pixel επί 480 σειρών που χρησιμοποιεί ρολόι pixel 25 MHz και ανανέωση 60 +/-1 Hz, μπορούν να προκύψουν οι χρονισμοί σήματος που εμφανίζονται στον παρακάτω πίνακα. Οι χρόνοι για το πλάτος του παλμού συγχρονισμού και τα διαστήματα της μπροστινής και πίσω βεράντας (τα διαστήματα της βεράντας είναι οι χρόνοι παλμού πριν και μετά τον συγχρονισμό κατά τους οποίους δεν μπορούν να εμφανιστούν πληροφορίες) βασίζονται σε παρατηρήσεις που λαμβάνονται από πραγματικές οθόνες VGA.
Ένα κύκλωμα ελεγκτή VGA αποκωδικοποιεί την έξοδο ενός μετρητή οριζόντιου συγχρονισμού που κινείται από το ρολόι των εικονοστοιχείων για τη δημιουργία χρονισμών σήματος HS. Αυτός ο μετρητής μπορεί να χρησιμοποιηθεί για τον εντοπισμό οποιασδήποτε θέσης pixel σε μια δεδομένη σειρά.

Ομοίως, η έξοδος ενός μετρητή κατακόρυφου συγχρονισμού που αυξάνεται με κάθε παλμό HS μπορεί να χρησιμοποιηθεί για τη δημιουργία χρονισμών σήματος VS και αυτός ο μετρητής μπορεί να χρησιμοποιηθεί για τον εντοπισμό οποιασδήποτε δεδομένης σειράς. Αυτοί οι δύο μετρητές που τρέχουν συνεχώς μπορούν να χρησιμοποιηθούν για να σχηματίσουν μια διεύθυνση στη μνήμη RAM βίντεο. Δεν καθορίζεται χρονική σχέση μεταξύ της έναρξης του παλμού HS και της έναρξης του παλμού VS, επομένως ο σχεδιαστής μπορεί να τακτοποιήσει τους μετρητές ώστε να σχηματίζουν εύκολα διευθύνσεις RAM βίντεο ή να ελαχιστοποιούν τη λογική αποκωδικοποίησης για τη δημιουργία παλμών συγχρονισμού.

Ήχος (I2S)
Η πλακέτα Anvyl περιλαμβάνει έναν κωδικοποιητή ήχου αναλογικών συσκευών SSM2603CPZ (IC5) με τέσσερις υποδοχές ήχου 1/8″ για έξοδο (J7), έξοδο ακουστικών (J6), είσοδο γραμμής (J9) και είσοδο μικροφώνου (J8) .
Ηχητικά δεδομένα sampling σε έως και 24 bit και υποστηρίζεται 96KHz και η είσοδος ήχου (εγγραφή) και η έξοδος ήχου (αναπαραγωγή) sampΟι τιμές ling μπορούν να ρυθμιστούν ανεξάρτητα. Η υποδοχή μικροφώνου είναι μονοφωνική και όλες οι άλλες υποδοχές είναι στερεοφωνικές. Η υποδοχή ακουστικών οδηγείται από το εσωτερικό του κωδικοποιητή ήχου ampσωτηριωτής. Το φύλλο δεδομένων για τον κωδικοποιητή ήχου SSM2603CPZ είναι διαθέσιμο από τις Αναλογικές Συσκευές webτοποθεσία.

Οθόνη αφής TFT
Στο Anvyl χρησιμοποιείται μια ευρείας μορφής ζωντανή έγχρωμη οθόνη LCD με οπίσθιο φωτισμό LED. Η οθόνη διαθέτει οθόνη εγγενούς ανάλυσης 4.3×480 με βάθος χρώματος 272 bit ανά pixel. Μια οθόνη αφής με αντίσταση τεσσάρων συρμάτων με αντιθαμβωτική επίστρωση καλύπτει ολόκληρη την ενεργή περιοχή της οθόνης. Η οθόνη LCD και η οθόνη αφής μπορούν να χρησιμοποιηθούν ανεξάρτητα. Οι ενδείξεις αφής είναι πιο θορυβώδεις όταν η οθόνη LCD είναι ενεργοποιημένη, αλλά μπορείτε να φιλτράρετε τον θόρυβο και να συνεχίσετε να λαμβάνετε γρήγοραampεπιτόκιο. Εάν χρειάζεστε μέγιστη ακρίβεια και sampΓια τις τιμές, θα πρέπει να απενεργοποιήσετε την οθόνη LCD κατά τη διάρκεια της οθόνης αφήςampεδώδιμος ιχθύς του βορρά.
Για να εμφανιστεί μια εικόνα, η οθόνη LCD πρέπει να κινείται συνεχώς με σωστά χρονομετρημένα δεδομένα. Αυτά τα δεδομένα αποτελούνται από τις γραμμές και τις κενές περιόδους που σχηματίζουν καρέ βίντεο. Κάθε καρέ αποτελείται από 272 ενεργές γραμμές και πολλές κάθετες κενά γραμμές. Κάθε γραμμή αποτελείται από 480 ενεργές περιόδους εικονοστοιχείων και αρκετές οριζόντιες περιόδους κενού.
Για πρόσθετες πληροφορίες σχετικά με τη χρήση της οθόνης TFT, ανατρέξτε στο εγχειρίδιο αναφοράς Vmod-TFT. Το Anvyl και το Vmod-TFT χρησιμοποιούν το ίδιο υλικό οθόνης και απαιτούν τα ίδια σήματα ελέγχου. Σχέδια αναφοράς που χρησιμοποιούν την οθόνη αφής Anvyl TFT μπορούν να βρεθούν στη σελίδα του προϊόντος Anvyl.

OLED
Στο Anvyl χρησιμοποιείται μια οθόνη Inteltronic/Wisechip UG-2832HSWEG04 OLED. Αυτό παρέχει μονόχρωμη οθόνη 128×32 pixel, παθητική μήτρα. Το μέγεθος της οθόνης είναι 30mm x 11.5mm x 1.45mm. Μια διεπαφή SPI χρησιμοποιείται για τη διαμόρφωση της οθόνης, καθώς και για την αποστολή των δεδομένων bitmap στη συσκευή. Το Anvyl OLED εμφανίζει την τελευταία εικόνα που σχεδιάστηκε στην οθόνη μέχρι να απενεργοποιηθεί ή να σχεδιαστεί μια νέα εικόνα στην οθόνη. Η ανανέωση και η ενημέρωση γίνεται εσωτερικά.
Το Anvyl περιέχει το ίδιο κύκλωμα OLED με το PmodOLED, με την εξαίρεση ότι το CS# τραβιέται χαμηλά, ενεργοποιώντας την οθόνη από προεπιλογή. Για πρόσθετες πληροφορίες σχετικά με την οδήγηση της Anvyl OLED, ανατρέξτε στο εγχειρίδιο αναφοράς PmodOLED. Σχέδια αναφοράς που χρησιμοποιούν την οθόνη OLED Anvyl μπορείτε να βρείτε στη σελίδα προϊόντος Anvyl.

USB-UART Bridge (σειριακή θύρα)
Το Anvyl περιλαμβάνει μια γέφυρα FTDI FT2232HQ USB-UART που επιτρέπει στις εφαρμογές υπολογιστή να επικοινωνούν με την πλακέτα χρησιμοποιώντας τυπικές εντολές θύρας COM των Windows. Τα δωρεάν προγράμματα οδήγησης θύρας USB-COM, διαθέσιμα από τη διεύθυνση www.ftdichip.com στην επικεφαλίδα "Virtual Com Port" ή VCP, μετατρέπουν πακέτα USB σε δεδομένα UART/σειριακής θύρας. Τα δεδομένα σειριακής θύρας ανταλλάσσονται με το FPGA χρησιμοποιώντας μια σειριακή θύρα δύο καλωδίων (TXD/RXD) και έλεγχο ροής λογισμικού (XON/XOFF). Μετά την εγκατάσταση των προγραμμάτων οδήγησης, οι εντολές εισόδου/εξόδου από τον υπολογιστή που κατευθύνονται στη θύρα COM θα παράγουν κίνηση σειριακών δεδομένων στις ακίδες T19 και T20 FPGA.

Το FT2232HQ, συνδεδεμένο στη θύρα J12, χρησιμοποιείται επίσης ως ελεγκτής για το Digilent USB-JTAG κυκλώματος, αλλά αυτές οι δύο λειτουργίες συμπεριφέρονται εντελώς ανεξάρτητα η μία από την άλλη. Οι προγραμματιστές που ενδιαφέρονται να χρησιμοποιήσουν τη λειτουργικότητα UART του FT2232 στο σχεδιασμό τους δεν χρειάζεται να ανησυχούν για το JTAG κυκλώματα που παρεμβάλλονται στα δεδομένα τους και αντίστροφα.

USB HID Host
Δύο μικροελεγκτές Microchip PIC24FJ128GB106 παρέχουν στο Anvyl δυνατότητα υποδοχής USB HID. Το υλικολογισμικό στους μικροελεγκτές μπορεί να οδηγήσει ένα ποντίκι ή ένα πληκτρολόγιο συνδεδεμένο στις υποδοχές USB τύπου Α στο J13 και

J14 με ετικέτα
"HID" και "HOST". Οι διανομείς δεν υποστηρίζονται, επομένως μόνο ένα ποντίκι ή ένα πληκτρολόγιο μπορεί να χρησιμοποιηθεί σε κάθε θύρα.

Εικόνα 9. Διασύνδεση USB HID.

Το "HOST" PIC24 οδηγεί τέσσερα σήματα στο FPGA - δύο είναι αφιερωμένα ως θύρα πληκτρολογίου/ποντικιού ακολουθώντας το πρωτόκολλο PS/2 και δύο συνδέονται στη σειριακή θύρα προγραμματισμού δύο καλωδίων του FPGA, έτσι ώστε το FPGA να μπορεί να προγραμματιστεί από file αποθηκευμένο σε USB memory stick. Για να προγραμματίσετε το FPGA, συνδέστε ένα memory stick με μορφοποίηση FAT που περιέχει έναν προγραμματισμό .bit file στον ριζικό κατάλογο, φορτώστε το JP2 και ανακυκλώστε την τροφοδοσία του πίνακα. Αυτό θα αναγκάσει τον επεξεργαστή PIC να προγραμματίσει το FPGA και οποιοδήποτε λανθασμένο bit files θα απορριφθεί αυτόματα. Σημειώστε ότι το PIC24 διαβάζει τις ακίδες λειτουργίας, init και done του FPGA και μπορεί να οδηγήσει τον ακροδέκτη PROG ως μέρος της ακολουθίας προγραμματισμού.

Ελεγκτής HID
Για πρόσβαση σε έναν ελεγκτή κεντρικού υπολογιστή USB, τα σχέδια EDK μπορούν να χρησιμοποιήσουν τον τυπικό πυρήνα PS/2 (τα σχέδια που δεν είναι EDK μπορούν να χρησιμοποιούν μια απλή μηχανή κατάστασης).

Τα ποντίκια και τα πληκτρολόγια που χρησιμοποιούν το πρωτόκολλο PS/2 χρησιμοποιούν έναν σειριακό δίαυλο δύο καλωδίων (ρολόι και δεδομένα) για να επικοινωνούν με μια κεντρική συσκευή. Και οι δύο χρησιμοποιούν λέξεις 1 bit που περιλαμβάνουν ένα bit έναρξης, διακοπής και περιττής ισοτιμίας, αλλά τα πακέτα δεδομένων είναι οργανωμένα διαφορετικά και η διεπαφή πληκτρολογίου επιτρέπει αμφίδρομες μεταφορές δεδομένων (έτσι η κεντρική συσκευή μπορεί να ανάβει LED κατάστασης στο πληκτρολόγιο). Οι χρονισμοί των λεωφορείων φαίνονται στο σχήμα. Το ρολόι και τα σήματα δεδομένων οδηγούνται μόνο όταν πραγματοποιούνται μεταφορές δεδομένων και διαφορετικά διατηρούνται σε κατάσταση αδράνειας στη λογική «11». Οι χρονισμοί καθορίζουν τις απαιτήσεις σήματος για επικοινωνίες ποντικιού προς κεντρικό υπολογιστή και αμφίδρομες επικοινωνίες πληκτρολογίου. Ένα κύκλωμα διασύνδεσης PS/1 μπορεί να εφαρμοστεί στο FPGA για τη δημιουργία διεπαφής πληκτρολογίου ή ποντικιού.

Πληκτρολόγιο
Το πληκτρολόγιο χρησιμοποιεί προγράμματα οδήγησης ανοιχτού συλλέκτη, έτσι ώστε το πληκτρολόγιο ή μια συνδεδεμένη συσκευή κεντρικού υπολογιστή να μπορεί να οδηγεί τον δίαυλο δύο καλωδίων (εάν η κεντρική συσκευή δεν στέλνει δεδομένα στο πληκτρολόγιο, τότε ο κεντρικός υπολογιστής μπορεί να χρησιμοποιήσει θύρες μόνο εισόδου).
Τα πληκτρολόγια τύπου PS/2 χρησιμοποιούν κωδικούς σάρωσης για να επικοινωνούν δεδομένα πατήματος πλήκτρων. Σε κάθε πλήκτρο εκχωρείται ένας κωδικός που αποστέλλεται κάθε φορά που πατάτε το πλήκτρο. Εάν κρατήσετε πατημένο το κλειδί, ο κωδικός σάρωσης θα αποστέλλεται επανειλημμένα περίπου μία φορά κάθε 100 ms. Όταν απελευθερώνεται ένα κλειδί, αποστέλλεται ένας κωδικός κλειδώματος F0 (δυαδικός "11110000"), ακολουθούμενος από τον κωδικό σάρωσης του κλειδιού που απελευθερώθηκε. Εάν ένα κλειδί μπορεί να μετατοπιστεί για να δημιουργηθεί ένας νέος χαρακτήρας (όπως ένα κεφαλαίο γράμμα), τότε αποστέλλεται ένας χαρακτήρας shift επιπλέον του κωδικού σάρωσης και ο κεντρικός υπολογιστής πρέπει να καθορίσει ποιον χαρακτήρα ASCII να χρησιμοποιήσει. Ορισμένα κλειδιά, που ονομάζονται εκτεταμένα κλειδιά, στέλνουν ένα E0 (δυαδικό "11100000") πριν από τον κωδικό σάρωσης (και μπορεί να στείλουν περισσότερους από έναν κωδικούς σάρωσης). Όταν απελευθερωθεί ένα εκτεταμένο κλειδί, αποστέλλεται ένας κωδικός κλειδώματος E0 F0, ακολουθούμενος από τον κωδικό σάρωσης. Οι κωδικοί σάρωσης για τα περισσότερα κλειδιά εμφανίζονται στην εικόνα. Μια συσκευή υποδοχής μπορεί επίσης να στείλει δεδομένα στο πληκτρολόγιο. Παρακάτω είναι μια σύντομη λίστα με μερικές κοινές εντολές που μπορεί να στείλει ένας κεντρικός υπολογιστής.

ED: Ρυθμίστε τα LED Num Lock, Caps Lock και Scroll Lock. Το πληκτρολόγιο επιστρέφει FA μετά τη λήψη του ED και, στη συνέχεια, ο κεντρικός υπολογιστής στέλνει ένα byte για να ορίσει την κατάσταση LED: το bit 0 ορίζει το Scroll Lock, το bit 1 ορίζει το Num Lock και το bit 2 το σύνολο του Caps lock. Τα bit 3 έως 7 αγνοούνται.

EE: Ηχώ (δοκιμή). Το πληκτρολόγιο επιστρέφει EE μετά τη λήψη του EE.
F3: Ρυθμίστε το ρυθμό επανάληψης του κωδικού σάρωσης. Το πληκτρολόγιο επιστρέφει το F3 κατά τη λήψη του FA και, στη συνέχεια, ο κεντρικός υπολογιστής στέλνει δεύτερο byte για να ορίσει τον ρυθμό επανάληψης.
FE: Εκ νέου αποστολή. Το FE κατευθύνει το πληκτρολόγιο για να στείλει ξανά τον πιο πρόσφατο κώδικα σάρωσης.
FF: Επαναφορά. Επαναφέρει το πληκτρολόγιο.

Το πληκτρολόγιο μπορεί να στείλει δεδομένα στον κεντρικό υπολογιστή μόνο όταν και οι γραμμές δεδομένων και ρολογιού είναι υψηλές (ή αδρανείς). Δεδομένου ότι ο κεντρικός υπολογιστής είναι ο κύριος του διαύλου, το πληκτρολόγιο πρέπει να ελέγξει εάν ο κεντρικός υπολογιστής στέλνει δεδομένα πριν οδηγήσει το λεωφορείο. Για να διευκολυνθεί αυτό, η γραμμή ρολογιού χρησιμοποιείται ως σήμα "καθαρής αποστολής". Εάν ο κεντρικός υπολογιστής τραβήξει τη γραμμή του ρολογιού χαμηλά, το πληκτρολόγιο δεν πρέπει να στείλει δεδομένα μέχρι να απελευθερωθεί το ρολόι. Το πληκτρολόγιο στέλνει δεδομένα στον κεντρικό υπολογιστή με λέξεις 11 bit που περιέχουν ένα bit έναρξης «0», ακολουθούμενο από 8 bit κώδικα σάρωσης (πρώτο LSB), ακολουθούμενο από ένα bit περιττής ισοτιμίας και τερματίζεται με ένα bit διακοπής «1». Το πληκτρολόγιο δημιουργεί 11 μεταβάσεις ρολογιού (στα 20 έως τα 30 KHz) όταν αποστέλλονται τα δεδομένα και τα δεδομένα είναι έγκυρα στην πτώση του ρολογιού.

Δεν τηρούν αυστηρά όλοι οι κατασκευαστές πληκτρολογίων τις προδιαγραφές PS/2. ορισμένα πληκτρολόγια ενδέχεται να μην παράγουν τη σωστή ένταση σηματοδότησηςtages ή χρησιμοποιήστε τα τυπικά πρωτόκολλα επικοινωνίας. Η συμβατότητα με τον κεντρικό υπολογιστή USB μπορεί να διαφέρει μεταξύ διαφορετικών πληκτρολογίων. 1

Οι κωδικοί σάρωσης για τα περισσότερα πλήκτρα PS/2 φαίνονται στην παρακάτω εικόνα.

Ποντίκι
Το ποντίκι εξάγει ένα σήμα ρολογιού και δεδομένων όταν μετακινείται, διαφορετικά, αυτά τα σήματα παραμένουν στο λογικό «1». Κάθε φορά που μετακινείται το ποντίκι, αποστέλλονται τρεις λέξεις 11-bit από το ποντίκι στη συσκευή υποδοχής. Κάθε μία από τις λέξεις των 11 bit περιέχει ένα bit έναρξης «0», ακολουθούμενο από 8 bit δεδομένων (πρώτα LSB), ακολουθούμενο από ένα bit περιττής ισοτιμίας και τερματίζεται με ένα bit διακοπής «1». Έτσι, κάθε μετάδοση δεδομένων περιέχει 33 bit, όπου τα bit 0, 11 και 22 είναι μπιτ έναρξης «0» και τα bit 11, 21 και 33 είναι «1» μπιτ τερματισμού. Τα τρία πεδία δεδομένων 8-bit περιέχουν δεδομένα κίνησης όπως φαίνεται στο παραπάνω σχήμα. Τα δεδομένα ισχύουν στην πτώση του ρολογιού και η περίοδος ρολογιού είναι 20 έως 30 KHz.
Το ποντίκι υποθέτει ένα σχετικό σύστημα συντεταγμένων όπου η μετακίνηση του ποντικιού προς τα δεξιά δημιουργεί έναν θετικό αριθμό στο πεδίο Χ και η κίνηση προς τα αριστερά δημιουργεί έναν αρνητικό αριθμό. Ομοίως, η μετακίνηση του ποντικιού προς τα πάνω δημιουργεί έναν θετικό αριθμό στο πεδίο Y και η μετακίνηση προς τα κάτω αντιπροσωπεύει έναν αρνητικό αριθμό (τα bit XS και YS στο byte κατάστασης είναι τα bit πρόσημου - το '1' υποδηλώνει έναν αρνητικό αριθμό). Το μέγεθος των αριθμών X και Y αντιπροσωπεύει τον ρυθμό κίνησης του ποντικιού – όσο μεγαλύτερος είναι ο αριθμός, τόσο πιο γρήγορα κινείται το ποντίκι (τα bit XV και YV στο byte κατάστασης είναι δείκτες υπερχείλισης κίνησης – το «1» σημαίνει υπερχείλιση) . Εάν το ποντίκι κινείται συνεχώς, οι μεταδόσεις 33 bit επαναλαμβάνονται κάθε 50 ms περίπου. Τα πεδία L και R στο byte κατάστασης υποδεικνύουν ότι πατιέται το Αριστερό και το Δεξί κουμπί (το '1' υποδηλώνει ότι πατιέται το κουμπί).

Πληκτρολόγιο
Το πληκτρολόγιο Anvyl έχει 16 πλήκτρα με ετικέτα (0-F). Έχει ρυθμιστεί ως μια μήτρα στην οποία κάθε σειρά κουμπιών από αριστερά προς τα δεξιά είναι δεμένη σε μια ακίδα γραμμής και κάθε στήλη από πάνω προς τα κάτω συνδέεται με μια καρφίτσα στήλης. Αυτό δίνει στο χρήστη τέσσερις καρφίτσες σειρών και τέσσερις ακίδες στηλών για να αντιμετωπίσει ένα πάτημα κουμπιού. Όταν πατηθεί ένα κουμπί, συνδέονται οι ακίδες που αντιστοιχούν στη σειρά και στη στήλη αυτού του κουμπιού.
Για να διαβάσετε την κατάσταση ενός κουμπιού, η ακίδα της στήλης στην οποία βρίσκεται το κουμπί πρέπει να οδηγηθεί χαμηλά ενώ οι άλλες τρεις ακίδες στήλης να οδηγηθούν ψηλά. Αυτό ενεργοποιεί όλα τα κουμπιά σε αυτήν τη στήλη. Όταν πατηθεί ένα κουμπί σε αυτή τη στήλη, η αντίστοιχη καρφίτσα της γραμμής θα δείχνει χαμηλή λογική.
Η κατάσταση και των 16 κουμπιών μπορεί να προσδιοριστεί σε μια διαδικασία τεσσάρων βημάτων ενεργοποιώντας κάθε μία από τις τέσσερις στήλες μία κάθε φορά. Αυτό μπορεί να επιτευχθεί περιστρέφοντας ένα μοτίβο «1110» μέσα από τις ακίδες της στήλης. Κατά τη διάρκεια κάθε βήματος, τα λογικά επίπεδα των ακίδων της σειράς αντιστοιχούν στην κατάσταση των κουμπιών σε αυτήν τη στήλη.

Για να επιτρέψετε ταυτόχρονες πιέσεις κουμπιών στην ίδια σειρά, αντίθετα διαμορφώστε τις ακίδες της στήλης ως αμφίδρομες με εσωτερικές αντιστάσεις έλξης και διατηρήστε τις στήλες που δεν διαβάζονται αυτήν τη στιγμή σε υψηλή σύνθετη αντίσταση.

Ταλαντωτές/Ρολόγια
Η πλακέτα Anvyl περιλαμβάνει έναν απλό ταλαντωτή κρυστάλλου 100 MHz συνδεδεμένο στον ακροδέκτη D11 (το D11 είναι μια είσοδος GCLK στην τράπεζα 0). Το ρολόι εισόδου μπορεί να οδηγήσει οποιοδήποτε ή και τα τέσσερα πλακίδια διαχείρισης ρολογιού στο Spartan-6. Κάθε πλακίδιο περιλαμβάνει δύο Digital Clock Managers (DCM) και έναν Phase-Locked Loop (PLLs). Τα DCM παρέχουν τις τέσσερις φάσεις της συχνότητας εισόδου (0º, 90º, 180º και 270º), ένα διαιρεμένο ρολόι που μπορεί να διαιρείται το ρολόι εισόδου με οποιονδήποτε ακέραιο από 2 έως 16 ή 1.5, 2.5, 3.5… 7.5, και δύο εξόδους ρολογιού αντιφασικού που μπορούν να πολλαπλασιαστούν με οποιονδήποτε ακέραιο από το 2 έως το 32 και ταυτόχρονα να διαιρεθούν με οποιονδήποτε ακέραιο από το 1 έως το 32.

Τα PLL χρησιμοποιούν Voltage Ελεγχόμενοι Ταλαντωτές (VCOs) που μπορούν να προγραμματιστούν να δημιουργούν συχνότητες στην περιοχή από 400MHz έως 1080MHz ορίζοντας τρία σετ προγραμματιζόμενων διαιρετών κατά τη διαμόρφωση FPGA. Οι έξοδοι VCO έχουν οκτώ εξόδους ίσης απόστασης (0º, 45º, 90º, 135º, 180º, 225º, 270º και 315º) που μπορούν να διαιρεθούν με οποιονδήποτε ακέραιο μεταξύ 1 και 128.

Βασικό I / O
Η πλακέτα Anvyl περιλαμβάνει δεκατέσσερα LED (δέκα κόκκινα, δύο κίτρινα και δύο πράσινα), οκτώ συρόμενους διακόπτες, οκτώ διακόπτες DIP σε δύο ομάδες, τέσσερα κουμπιά ώθησης, τρεις διψήφιες οθόνες επτά τμημάτων και μια πλακέτα ψωμιού 630 σημείων σύνδεσης με δέκα ψηφιακές εισόδους/εξόδους. Τα κουμπιά, οι συρόμενοι διακόπτες και οι διακόπτες DIP συνδέονται στο FPGA μέσω αντιστάσεων σειράς για να αποτραπεί ζημιά από ακούσια βραχυκυκλώματα (μπορεί να προκύψει βραχυκύκλωμα εάν μια ακίδα FPGA που έχει αντιστοιχιστεί σε ένα μπουτόν ή έναν ολισθαίνοντα διακόπτη ορίστηκε κατά λάθος ως έξοδος). Τα κουμπιά είναι «στιγμιαίοι» διακόπτες που κανονικά παράγουν χαμηλή ισχύ όταν είναι σε ηρεμία και υψηλή έξοδο μόνο όταν πιέζονται. Οι συρόμενοι διακόπτες και οι μικροδιακόπτες παράγουν σταθερές υψηλές ή χαμηλές εισόδους ανάλογα με τη θέση τους. Οι δέκα I/O ψηφιακών breadboard (BB1 – BB10) συνδέονται απευθείας στο FPGA ώστε να μπορούν εύκολα να ενσωματωθούν σε προσαρμοσμένα κυκλώματα.

Πιέστε κουμπιά	Slide Switches	Διακόπτες DIP	LED			Breadboard
BTN0: E6	SW0: V5	DIP8-1: G6	LD0: W3	LD9: R7	BB1: AB20		BB9: R19
BTN1: D5	SW1: U4	DIP8-2: G4	LD1: Υ4	LD10: U6	BB2: P17		BB10: V19
BTN2: A3	SW2: V3	DIP8-3: F5	LD2: Υ1	LD11: T8	BB3: P18
BTN3: AB9	SW3: P4	DIP8-4: E5	LD3: Υ3	LD12: T7	BB4: Y19
	SW4: R4	DIP9-1: F8	LD4: AB4	LD13: W4	BB5: Y20
	SW5: P6	DIP9-2: F7	LD5: W1	LD14: U8	BB6: R15
	SW6: P5	DIP9-3: C4	LD6: AB3		BB7: R16
	SW7: P8	DIP9-4: D3	LD7: AA4		BB8: R17

Πίνακας 1. Βασικό pinout I/O.

Εμφάνιση επτά τμημάτων

Η πλακέτα Anvyl περιέχει τρεις οθόνες LED επτά τμημάτων κοινής καθόδου 2 ψηφίων. Κάθε ένα από τα δύο ψηφία αποτελείται από επτά τμήματα διατεταγμένα σε ένα μοτίβο «οκτώ», με ένα LED ενσωματωμένο σε κάθε τμήμα. Οι λυχνίες LED τμήματος μπορούν να φωτίζονται μεμονωμένα, επομένως οποιοδήποτε από τα 128 μοτίβα μπορεί να εμφανιστεί σε ένα ψηφίο φωτίζοντας ορισμένα τμήματα LED και αφήνοντας τα άλλα σκοτεινά. Από αυτά τα 128 πιθανά μοτίβα, τα δέκα που αντιστοιχούν στα δεκαδικά ψηφία είναι τα πιο χρήσιμα.
Τα κοινά σήματα καθόδου είναι διαθέσιμα ως σήματα εισόδου έξι «ψηφίων ενεργοποίησης» στις τρεις οθόνες 2 ψηφίων. Οι άνοδοι παρόμοιων τμημάτων και στα έξι ψηφία συνδέονται σε επτά κόμβους κυκλώματος με την ένδειξη AA μέσω AG (έτσι, π.χ.ample, οι έξι άνοδοι «D» από τα έξι ψηφία ομαδοποιούνται σε έναν ενιαίο κόμβο κυκλώματος που ονομάζεται «AD»). Αυτά τα επτά σήματα ανόδου είναι διαθέσιμα ως είσοδοι στις οθόνες 2 ψηφίων. Αυτό το σχήμα σύνδεσης σήματος δημιουργεί μια οθόνη πολυπλεξίας, όπου τα σήματα ανόδου είναι κοινά σε όλα τα ψηφία, αλλά μπορούν να φωτίσουν μόνο τα τμήματα του ψηφίου του οποίου το αντίστοιχο σήμα καθόδου δηλώνεται.

Ένα κύκλωμα ελεγκτή οθόνης σάρωσης μπορεί να χρησιμοποιηθεί για την εμφάνιση ενός διψήφιου αριθμού σε κάθε οθόνη. Αυτό το κύκλωμα οδηγεί τα σήματα καθόδου και τα αντίστοιχα μοτίβα ανόδου κάθε ψηφίου σε επαναλαμβανόμενη, συνεχή διαδοχή, με ρυθμό ενημέρωσης που είναι ταχύτερος από την απόκριση του ανθρώπινου ματιού. Κάθε ψηφίο φωτίζεται μόλις το ένα έκτο του χρόνου, αλλά επειδή το μάτι δεν μπορεί να αντιληφθεί το σκούρο ενός ψηφίου πριν φωτιστεί ξανά, το ψηφίο εμφανίζεται συνεχώς φωτισμένο. Εάν ο ρυθμός ενημέρωσης (ή «ανανέωσης») επιβραδυνθεί σε ένα δεδομένο σημείο (περίπου 45 hertz), τότε οι περισσότεροι άνθρωποι θα αρχίσουν να βλέπουν την οθόνη να τρεμοπαίζει.
Προκειμένου καθένα από τα έξι ψηφία να φαίνεται φωτεινό και συνεχώς φωτισμένο, κάθε ψηφίο θα πρέπει να οδηγείται μία φορά κάθε 1 έως 16 ms (για συχνότητα ανανέωσης 1KHz έως 60Hz). Για π.χampΓια παράδειγμα, σε ένα σχήμα ανανέωσης 60 Hz, ολόκληρη η οθόνη θα ανανεώνεται μία φορά κάθε 16 ms και κάθε ψηφίο θα φωτίζεται για το 1/6 του κύκλου ανανέωσης ή 2.67 ms. Ο ελεγκτής πρέπει να διασφαλίσει ότι υπάρχει το σωστό μοτίβο ανόδου όταν οδηγείται το αντίστοιχο σήμα καθόδου. Για να επεξηγηθεί η διαδικασία, εάν δηλώνεται Cat1 ενώ δηλώνεται AB και AC, τότε θα εμφανιστεί ένα "1" στη θέση ψηφίου 1. Στη συνέχεια, εάν δηλωθεί Cat2 ενώ δηλώνονται AA, AB και AC, τότε θα εμφανιστεί ένα "7". εμφανίζεται στη θέση ψηφίου 2. Εάν τα Cat1 και AB, AC οδηγούνται για 8 ms και, στη συνέχεια, τα Cat2 και AA, AB, AC οδηγούνται για 8 ms διαδοχικά, στην οθόνη θα εμφανιστεί η ένδειξη "17". Ένας πρώηνampΤο διάγραμμα χρονισμού για έναν διψήφιο ελεγκτή φαίνεται παρακάτω.

Μετρητές διαστολής
Η πλακέτα Anvyl διαθέτει υποδοχή 2×20 ακίδων και επτά θύρες Pmod 12 ακίδων. Οι θύρες Pmod είναι θηλυκές υποδοχές ορθής γωνίας 2×6, 100 mil που λειτουργούν με τυπικές κεφαλίδες ακίδων 2×6 που διατίθενται από διάφορους διανομείς καταλόγου. Κάθε θύρα Pmod 12 ακίδων παρέχει δύο σήματα VCC 3.3 V (ακίδες 6 και 12), δύο σήματα γείωσης (ακίδες 5 και 11) και οκτώ λογικά σήματα. Οι ακίδες VCC και Γείωσης μπορούν να παρέχουν ρεύμα έως και 1A. Τα σήματα δεδομένων Pmod δεν είναι αντιστοιχισμένα ζεύγη και δρομολογούνται χρησιμοποιώντας τα καλύτερα διαθέσιμα κομμάτια χωρίς έλεγχο σύνθετης αντίστασης ή αντιστοίχιση καθυστέρησης. Η Digilent παράγει μια μεγάλη συλλογή από πλακέτες αξεσουάρ Pmod που μπορούν να συνδεθούν στις θύρες Pmod. Έχουμε ένα σύνολο προτεινόμενων Pmod για το Anvyl που ονομάζεται "Anvyl Pmod Pack".

Η υποδοχή επέκτασης 40 ακίδων έχει 32 σήματα I/O που είναι κοινόχρηστα με τα Pmods JD, JE, JF και JG. Παρέχει επίσης συνδέσεις GND, VCC3V3 και VCC5V0.

Pmod JA	Pmod JB	Pmod JC	Pmod JD	Pmod JE	Pmod JF	Pmod JG
JA1: AA18	JB1: Y16	JC1: Υ10	JD1: AB13	JE1: U10	JF1: V7	JG1: V20
JA2: AA16	JB2: AB14	JC2: AB12	JD2: Y12	JE2: V9	JF2: W6	JG2: T18
JA3: Υ15	JB3: Y14	JC3: AB11	JD3: T11	JE3: Υ8	JF3: Υ7	JG3: D17
JA4: V15	JB4: U14	JC4: AB10	JD4: W10	JE4: AA8	JF4: AA6	JG4: B18
JA7: AB18	JB7: AA14	JC7: AA12	JD7: W12	JE7: U9	JF7: W8	JG7: T17
JA8: AB16	JB8: W14	JC8: Υ11	JD8: R11	JE8: W9	JF8: Υ6	JG8: A17
JA9: AB15	JB9: T14	JC9: AA10	JD9: V11	JE9: Υ9	JF9: AB7	JG9: C16
JA10: W15	JB10: W11	JC10: Υ13	JD10: T10	JE10: AB8	JF10: AB6	JG10: A18

Πίνακας 2. Pmod pinout.

Πνευματικά δικαιώματα Digilent, Inc. Με την επιφύλαξη παντός δικαιώματος.
Άλλα ονόματα προϊόντων και εταιρειών που αναφέρονται ενδέχεται να είναι εμπορικά σήματα των αντίστοιχων κατόχων τους.

Έγγραφα / Πόροι

DIGILENT Anvyl FPGA Board [pdf] Εγχειρίδιο χρήστη
XC6SLX45-CSG484-3, Anvyl FPGA Board, Anvyl FPGA, Board

Αναφορές

Εγχειρίδιο χρήστη